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1. (WO1993019424) APPAREIL ET PROCEDE CONVENANT POUR UN SOUS-SYSTEME DE MEMOIRE INFORMATIQUE MULTI-LARGEURS
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1993/019424 N° de la demande internationale : PCT/JP1993/000317
Date de publication : 30.09.1993 Date de dépôt international : 17.03.1993
Demande présentée en vertu du Chapitre 2 : 18.10.1993
CIB :
G06F 12/08 (2006.01) ,G06F 13/40 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12
Accès, adressage ou affectation dans des systèmes ou des architectures de mémoire
02
Adressage ou affectation; Réadressage
08
dans des systèmes de mémoires hiérarchiques, p.ex. systèmes de mémoire virtuelle
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
38
Transfert d'informations, p.ex. sur un bus
40
Structure du bus
Déposants :
SEIKO EPSON CORPORATION [JP/JP]; 4-1, Nishi-Shinjuku 2-chome Shinjuku-ku Tokyo 163, JP
Inventeurs :
LENTZ, Derek, J.; US
TANG, Cheng-Long; US
Mandataire :
SUZUKI, Kisaburo ; Seiko Epson Corporation 4-1, Nishi-Shinjuku 2-chome Shinjuku-ku Tokyo 163, JP
GRUNECKER, KINKELDEY, STOCKMAIR & PARTNERS; Maximilianstrasse 58 D-8000 München 22, DE
Données relatives à la priorité :
07/853,60418.03.1992US
Titre (EN) SYSTEM AND METHOD FOR SUPPORTING A MULTIPLE WIDTH MEMORY SUBSYSTEM
(FR) APPAREIL ET PROCEDE CONVENANT POUR UN SOUS-SYSTEME DE MEMOIRE INFORMATIQUE MULTI-LARGEURS
Abrégé :
(EN) The present invention provides a memory system interface design, which provides access to a dual width memory bus. Specifically, a subsystem and method provides for interfacing with a 32 bit or a 64 bit bus. The 32 bit bus would be used for low end products, and the 64 bit bus would be used for high end products. A memory control unit (MCU) supports both the 32 bit and 64 bit modes. Selecting a 32 bit or 64 bit memory subsystem gives a user more room to adjust system cost and performance.
(FR) L'invention porte sur la conception d'une interface de mémoire informatique qui est destinée à donner accés à un bus de mémoire à deux largeurs. Plus précisément, un sous-systèmne et un procédé permettent l'interfaçage avec un bus de 32 ou 64 bits. Le bus de 32 bits conviendrait pour des appareils de bas de gamme et celui de 64 bits conviendrait pour ceux de haut de gamme. Une unité de commande de mémoire (UCM) s'accomode tant du mode à 32 bits que de celui à 64 bits. Pouvoir choisir un sous-système de mémoire fonctionnant à 32 ou 64 bits donne plus de latitude à l'usager qui peut ainsi moduler le coût et les performances de son système informatique.
États désignés : JP
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
JPH07504773