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1. (WO1993018468) MODELE D'ANALYSE DE CHRONOLOGIE ET SYSTEME DE DETERMINATION DES CARACTERISTIQUES POUR LA SIMULATION LOGIQUE DE CIRCUITS INTEGRES
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1993/018468 N° de la demande internationale : PCT/US1993/001747
Date de publication : 16.09.1993 Date de dépôt international : 25.02.1993
Demande présentée en vertu du Chapitre 2 : 06.10.1993
CIB :
G06F 17/50 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
17
Equipement ou méthodes de traitement de données ou de calcul numérique, spécialement adaptés à des fonctions spécifiques
50
Conception assistée par ordinateur
Déposants :
VLSI TECHNOLOGY, INC. [US/US]; 1109 Mckay Drive San Jose, CA 95131, US
Inventeurs :
MISHELOFF, Michael, N.; US
Mandataire :
WELLER, Douglas, L.; 431 Magnolia Lane Santa Clara, CA 95051, US
Données relatives à la priorité :
07/849,24211.03.1992US
Titre (EN) TIMING MODEL AND CHARACTERIZATION SYSTEM FOR LOGIC SIMULATION OF INTEGRATED CIRCUITS
(FR) MODELE D'ANALYSE DE CHRONOLOGIE ET SYSTEME DE DETERMINATION DES CARACTERISTIQUES POUR LA SIMULATION LOGIQUE DE CIRCUITS INTEGRES
Abrégé :
(EN) A method approximates propagation delay through a logic device. Operation of the logic device is divided into a first region and a second region. A boundary between the first region and the second is based on duration of input ramp to the logic device and amount of capacitive load driven by the logic device. For example, the boundary between the first region and the second occurs where for each value of the capacitive load, an output ramp for the logic device is one half complete when the input ramp is complete. When the logic device operates in the first region, a first formula is used to obtain a first value representing delay through the logic device. The first formula varies the first value based on the duration of the input ramp to the logic device and the capacitive load driven by the logic device. When the logic device operates in the second region, a second formula is used to obtain the first value. The second formula also varies the first value based on the duration of the input ramp to the logic device and the capacitive load driven by the logic device.
(FR) L'invention se rapporte à un procédé d'évacuation du temps de propagation dans un dispositif logique. Le fonctionnement du dispositif logique est divisé en une première et une seconde région. La limite entre la première et la seconde région est basée sur la durée de la rampe d'entrée dans le dispositif logique et sur la charge capacitive passant dans le dispositif logique. Par exemple, la limite entre la première et la seconde région apparaît lorsque pour chaque valeur de la charge capacitive, une rampe de sortie pour le dispositif est à moitié terminée lorsque la rampe d'entrée est terminée. Lorsque le dispositif logique fonctionne dans la première région, une première formule est utilisée pour obtenir une première valeur représentant le temps de propagation dans le dispositif logique. La première formule fait varier la première valeur selon la durée de la rampe d'entrée dans le dispositif logique et la charge capacitive passant dans le dispositif logique. Lorsque le dispositif logique fonctionne dans la seconde région, une seconde formule est utilisée pour obtenir la première valeur. La seconde formule fait également varier la première valeur selon la durée de la rampe d'entrée dans le dispositif logique et la charge capacitive passant dans le dispositif logique.
États désignés : JP, KR
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
EP0630502JPH07504526KR1019957000575