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1. (WO1993018451) ELIMINATION DU TRAJET CRITIQUE DANS LES OPERATIONS EFFECTUEES PAR LES UNITES DE COMMANDE DE LA MEMOIRE ET DES DISPOSITIFS D'ENTREE/SORTIE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1993/018451 N° de la demande internationale : PCT/JP1993/000259
Date de publication : 16.09.1993 Date de dépôt international : 02.03.1993
Demande présentée en vertu du Chapitre 2 : 28.09.1993
CIB :
G06F 9/30 (2006.01) ,G06F 9/38 (2006.01) ,G06F 13/42 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9
Dispositions pour la commande par programme, p.ex. unité de commande
06
utilisant un programme emmagasiné, c. à. d. utilisant une unité de stockage interne de l'équipement de traitement de données pour recevoir et conserver le programme
30
Dispositions pour exécuter des instructions machine, p.ex. le décodage des instructions
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9
Dispositions pour la commande par programme, p.ex. unité de commande
06
utilisant un programme emmagasiné, c. à. d. utilisant une unité de stockage interne de l'équipement de traitement de données pour recevoir et conserver le programme
30
Dispositions pour exécuter des instructions machine, p.ex. le décodage des instructions
38
Exécution simultanée d'instructions
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
38
Transfert d'informations, p.ex. sur un bus
42
Protocole de transfert pour bus, p.ex. liaison; Synchronisation
Déposants :
SEIKO EPSON CORPORATION [JP/JP]; 4-1, Nishi-Shinjuku 2-chome Shinjuku-ku Tokyo 163, JP
Inventeurs :
MIYAYAMA, Yoshiyuki; US
TANG, Cheng-Long; US
Mandataire :
SUZUKI, Kisaburo ; Seiko Epson Corporation 4-1, Nishi-Shinjuki 2-chome Shinjuku-ku Tokyo 163, JP
PATENTANWALTE GRUNECKER, KINKELDEY, STOCKMAIR &; PARTNER Maximilianstrasse 58 8000 Munchen 22, DE
Données relatives à la priorité :
07/846,23106.03.1992US
Titre (EN) ELIMINATION OF THE CRITICAL PATH IN MEMORY CONTROL UNIT AND INPUT/OUTPUT CONTROL UNIT OPERATIONS
(FR) ELIMINATION DU TRAJET CRITIQUE DANS LES OPERATIONS EFFECTUEES PAR LES UNITES DE COMMANDE DE LA MEMOIRE ET DES DISPOSITIFS D'ENTREE/SORTIE
Abrégé :
(EN) A system and method for eliminating the critical path of a processor-based system by sending a signal to transition memory and/or I/O control units to a READ/WRITE state prior to the end of the complete instruction decode. If the decoding phase of the opcode of the instruction reveals that a read-write step is to be carried out wherein memory or an I/O device must be accessed, the processor immediately sends a read-write request to the memory control unit and the I/O control unit prior to decoding the balance of the instruction. Once the balance of the instruction has been decoded and the access location is determined to be in either memory or an I/O device, a cancellation process takes place. In this cancellation process, if the access location is in memory, the I/O unit transitions from the read-write state to an idle state. If, however, the access destination is determined to be an I/O device, the memory control unit transitions from the read-write state to the idle state.
(FR) Un système et un procédé permettent d'éliminer le trajet critique d'un appareil à processeur par l'envoi d'un signal servant à faire passer les unités de commande de la mémoire ou des dispositifs d'entrées/sorties à l'état de lecture-écriture avant la fin du décodage complet d'une instruction. Si la phase de décodage du code opération de l'instruction montre qu'une étape de lecture-écriture doit intervenir et nécessiter un accès à la mémoire ou à un dispositif d'entrée/sortie, le processeur expédie immédiatement une requête de lecture-écriture à l'unité de commande de la mémoire et à celle du dispositif d'entrée/sortie avant de décoder le reste de l'instruction. Une fois celui-ci décodé et le point d'accès déterminé comme étant soit la mémoire soit le dispositif d'entrée/sortie, un processus d'annulation survient. Au cours de ce dernier, si le point d'accès concerne la mémoire, l'unité de commande du dispositif d'entrée/sortie passe de l'état de lecture-écriture à l'état inerte. Mais si le point de destination concerne un dispositif d'entrée/sortie, l'unité de commande de la mémoire passe de l'état de lecture-écriture à l'état inerte.
États désignés : JP
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
JPH07505242