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1. (WO1993018447) SYSTEME ET PROCEDE PERMETTANT LA REMISE A ZERO D'UN DISPOSITIF A MICROPROCESSEUR
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1993/018447 N° de la demande internationale : PCT/JP1993/000258
Date de publication : 16.09.1993 Date de dépôt international : 02.03.1993
Demande présentée en vertu du Chapitre 2 : 28.09.1993
CIB :
G06F 1/24 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1
Détails non couverts par les groupes G06F3/-G06F13/89
24
Moyens pour la remise à l'état initial
Déposants :
SEIKO EPSON CORPORATION [JP/JP]; 4-1, Nishi-Shinjuku 2-chome Shinjuku-ku Tokyo 163, JP
HUDSON SOFT CO., LTD. [JP/JP]; 26, Hiragishi Sanjo 7-chome Toyohira-ku Sapporo-shi Hokkaido 062, JP
Inventeurs :
MIYAYAMA, Yoshiyuki; US
NAKADA, Akira; JP
NAKAMURA, Jun; JP
KASAHARA, Shoichiro; JP
Mandataire :
SUZUKI, Kisaburo ; Seiko Epson Corporation 4-1, Nishi-Shinjuki 2-chome Shinjuku-ku Tokyo 163, JP
Grunecker, Kinkeldey, Stockmair & Partner; Maximilianstrasse 58 8000 Munchen 22, DE
Données relatives à la priorité :
07/844,49402.03.1992US
Titre (EN) SYSTEM AND METHOD FOR RESETTING A MICROPROCESSOR SYSTEM
(FR) SYSTEME ET PROCEDE PERMETTANT LA REMISE A ZERO D'UN DISPOSITIF A MICROPROCESSEUR
Abrégé :
(EN) The present invention provides a reset circuit with two different threshold input voltages. The reset circuit of the present invention is located within a processor, and is designed to control the reset functions of both the processor and the chips located peripheral to the processor. The reset circuit includes a first buffer with a first threshold voltage level. The input of the first buffer is connected to a reset signal and the output of the first buffer is connected to control the reset function of at least one chip that is peripheral to the processor. A second buffer is provided with a second threshold voltage level that is higher than the first threshold voltage level. The input of the second buffer is connected to the reset signal and the output of the second buffer is connected to control the reset function of the processor. The reset circuit guarantees that the processor is reset after the peripheral chips subsequent to power up.
(FR) L'invention concerne un circuit de remise à zéro doté de deux tensions d'entrée différentes constituant des seuils. Ce circuit trouve place dans un processeur et il est destiné à commander les fonctions de remise à zéro tant du processeur que des puces servant de périphériques à ce dernier. Il comporte un premier tampon doté d'un premier niveau de tension de seuil. L'entrée du premier tampon peut recevoir un signal de remise à zéro et sa sortie est connectée de façon à commander la fonction de remise à zéro d'au moins une puce périphérique du processeur. On trouve un deuxième tampon doté d'un deuxième niveau de tension de seuil qui est supérieur au premier niveau de tension de seuil. L'entrée du deuxième tampon peut recevoir le signal de remise à zéro et sa sortie est connectée de façon à commander la fonction de remise à zéro du processeur. Ce circuit de remise à zéro garantit que le processeur est remis à zéro après les puces périphériques à la suite d'une mise sous tension.
États désignés : CA, JP, KR
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
EP0629301JPH07505241CA2130935KR1019957000568