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1. (WO1993017460) PROCEDE DE FABRICATION AMELIORE CONCERNANT DES TRANSISTORS BIPOLAIRES PNP ET NPN PLACES SUR LE MEME SUBSTRAT
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1993/017460 N° de la demande internationale : PCT/US1993/001287
Date de publication : 02.09.1993 Date de dépôt international : 16.02.1993
Demande présentée en vertu du Chapitre 2 : 09.08.1993
CIB :
H01L 21/8224 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78
avec une division ultérieure du substrat en plusieurs dispositifs individuels
82
pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
822
le substrat étant un semi-conducteur, en utilisant une technologie au silicium
8222
Technologie bipolaire
8224
les dispositifs comprenant une combinaison de transistors verticaux et de transistors latéraux
Déposants :
MICREL INCORPORATED [US/US]; 1849 Fortune Drive San Jose, CA 94131, US
Inventeurs :
ALTER, Martin, J.; US
Mandataire :
OGONOWSKY, Brian, D. ; Skjerven, Morrill, MacPherson, Franklin & Friel 25 Metro Drive Suite 700 San Jose, CA 95110, US
Données relatives à la priorité :
840,72121.02.1992US
Titre (EN) IMPROVED METHOD FOR FORMING PNP AND NPN BIPOLAR TRANSISTOR IN A SAME SUBSTRATE
(FR) PROCEDE DE FABRICATION AMELIORE CONCERNANT DES TRANSISTORS BIPOLAIRES PNP ET NPN PLACES SUR LE MEME SUBSTRAT
Abrégé :
(EN) In one embodiment, this method forms PNP and NPN transistors in a same epitaxial layer (10). The P-type regions for both the PNP and the NPN transistors are initially defined using a single masking step. Therefore, the emitter (71) and collector (70/72) region pattern for the PNP transistor is self-aligned with the base region (73) of the NPN transistor. All the defined regions are then doped to achieve a desired base region concentration. A next masking step forms a layer of resist (76) over the base region (73), and the remainder of the previous masking pattern is retained to define the emitter (71) and collector (70/72) regions of the PNP transistor. P-type dopants are then implanted in the previously defined emitter (71) and collector (70/72) regions to form the heavily doped P++ emitter (71) and collector (70/72) regions of the PNP transistor. Thus, the P++ emitter (71) and collector (70/ 72) regions of the PNP transistor will be self-aligned with th P-type base region (73) of the NPN transistor.
(FR) Dans une version, ce procédé permet de fabriquer des transistors PNP et NPN placés sur la même couche épitaxiale (10). On définit d'abord les régions P des transistors PNP et NPN au cours d'une seule étape de masquage. Le motif de région émettrice (71) et réceptrice (70, 72) du transistor PNP est ainsi auto-aligné avec la région de base (73) du transistor NPN. On dope alors toutes les régions définies pour parvenir à la concentration désirée pour la région de base. L'étape de masquage suivante permet de créer une couche résistante (76) recouvrant la région de base (73) et on garde le reste du motif de masquage précédent pour définir les régions émettrice (71) et réceptrices (70, 72) du transistor PNP. On implante alors des dopants P dans les régions émettrice (71) et réceptrices (70, 72) précédemment définies pour créer les régions émettrices (71) et réceptrices (70, 72) fortement dopées en P++ pour le transistor PNP, régions qui sont ainsi auto-alignées avec la région de base P (73) du transistor NPN.
États désignés : JP
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
EP0627125JPH07504067