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1. (WO1993017436) SYSTEME D'ECHANTILLONNAGE ET DE MAINTIEN A DECALAGE COMPENSE ET SON PROCEDE DE MISE EN ×UVRE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1993/017436 N° de la demande internationale : PCT/NL1993/000038
Date de publication : 02.09.1993 Date de dépôt international : 18.02.1993
Demande présentée en vertu du Chapitre 2 : 06.08.1993
CIB :
G11C 27/02 (2006.01) ,H03F 1/30 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
27
Mémoires analogiques électriques, p.ex. pour emmagasiner des valeurs instantanées
02
Moyens d'échantillonnage et de mémorisation
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
F
AMPLIFICATEURS
1
Détails des amplificateurs comportant comme éléments d'amplification uniquement des tubes à décharge, uniquement des dispositifs à semi-conducteurs ou uniquement des composants non spécifiés
30
Modifications des amplificateurs pour réduire l'influence des variations de la température ou de la tension d'alimentation
Déposants :
SIERRA SEMICONDUCTOR B.V. [NL/NL]; Bruistensingel 242 NL-5232 AD 's-Hertogenbosch, NL (AllExceptUS)
SEESINK, Petrus, Hendrikus [NL/NL]; NL (UsOnly)
Inventeurs :
SEESINK, Petrus, Hendrikus; NL
Mandataire :
DE BRUIJN, Leendert, C.; Nederlandsch Octrooibureau Scheveningseweg 82 P.O. Box 29720 NL-2502 LS The Hague, NL
Données relatives à la priorité :
920032721.02.1992NL
Titre (EN) OFFSET-COMPENSATED SAMPLE AND HOLD ARRANGEMENT AND METHOD FOR ITS OPERATION
(FR) SYSTEME D'ECHANTILLONNAGE ET DE MAINTIEN A DECALAGE COMPENSE ET SON PROCEDE DE MISE EN ×UVRE
Abrégé :
(EN) Offset-compensated sample and hold arrangement to sample an input signal comprising at least an operational amplifier (A), a first capacitor (C1), a second capacitor (C2), a first switch (S110), a second switch (S211), a third switch (S210), a fourth switch (S111), a fifth switch (S120), a sixth switch (S121), a seventh switch (S220) and an eighth switch (S221), which switches, capacitors and operational amplifier are interconnected in such a way and may be switched in such a way that during an offset-compensation phase the output voltage will only experience a very small voltage change.
(FR) Système d'échantillonnage et de maintien à décalage compensé servant à échantillonner un signal d'entrée et comportant au moins un amplificateur opérationnel (A), un premier condensateur (C1), un second condensateur (C2), un premier interrupteur (S110), un deuxième interrupteur (S211), un troisième interrupteur (S210), un quatrième interrupteur (S111), un cinquième interrupteur (S120), un sixième interrupteur (S121), un septième interrupteur (S220), et un huitième interrupteur (S221). Les interrupteurs, les condensateurs et l'amplificateur opérationnel sont interconnectés et commutables de telle manière que, pendant une phase de compensation de décalage, la tension de sortie ne subisse qu'une très faible variation de tension.
États désignés : CA, JP, KR, US
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
EP0627118US5506526JPH07504290CA2130467DE000069300819KR1019957000593