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1. (WO1993016528) DISPOSITIF NUMERIQUE COMPENSE DE TEMPORISATION A SEMICONDUCTEURS AVEC PRISES SELECTIONNABLES ET METHODE D'UTILISATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1993/016528    N° de la demande internationale :    PCT/US1993/000972
Date de publication : 19.08.1993 Date de dépôt international : 04.02.1993
Demande présentée en vertu du Chapitre 2 :    04.03.1993    
CIB :
H03K 5/00 (2006.01), H03K 5/135 (2006.01), H03K 19/003 (2006.01), H03L 7/081 (2006.01)
Déposants : VLSI TECHNOLOGY, INC. [US/US]; 1109 McKay Drive, San Jose, CA 95131 (US)
Inventeurs : SORRELLS, Peter; (US).
GERINGER, Ned; (US)
Mandataire : WEISS, Harry, M.; Harry M. Weiss & Associates, 4204 N. Brown Ave., Scottsdale, AZ 85251 (US)
Données relatives à la priorité :
07/836,078 14.02.1992 US
Titre (EN) COMPENSATED DIGITAL DELAY SEMICONDUCTOR DEVICE WITH SELECTABLE OUTPUT TAPS AND METHOD THEREFOR
(FR) DISPOSITIF NUMERIQUE COMPENSE DE TEMPORISATION A SEMICONDUCTEURS AVEC PRISES SELECTIONNABLES ET METHODE D'UTILISATION
Abrégé : front page image
(EN)A compensated digital delay semiconductor device is disclosed which uses two identical chains (10 and 12) of delay elements (14). The first chain is the Reference Chain (10), which is driven by a crystal-controlled digital clock input (17). The second chain is the Input Signal Delay Chain (12), which is the delay path for the signal of interest. These two chains (10 and 12) are located in physical proximity on the semiconductor die so that variations in the manufacturing process, temperature and power supply affect each chain (10 and 12) the same. Circuitry monitors the delay performance of the Reference Chain (10), and dynamically changes the output tap (40, 42, 44, 46, 48, 50, 52, and 54) of the Input Signal Delay Chain (12) when a change in performance is detected on the Reference Chain (10), thereby compensating the delay of the device. This approach provides precise delays which are constant.
(FR)Dispositif numérique compensé de temporisation à semiconducteurs utilisant deux chaînes identiques (10 et 12) d'éléments de temporisation (14). La première est la chaîne de référence (10) qui est commandée par une entrée (17) d'horloge numérique pilotée par cristal. La deuxième chaîne est la chaîne de temporisation de signaux d'entrée (12), qui constitue le chemin de temporisation pour les signaux en question. Ces deux chaînes (10 et 12) sont situées à proximité sur la puce de semiconducteurs, de telle sorte que les variations de procédé de production, de température et d'alimentation d'énergie influent de la même façon sur l'une et l'autre (10 et 12). Un circuit permet de contrôler la fonction de temporisation de la chaîne de référence (10) et de modifier dynamiquement la prise de sortie (40, 42, 44, 46, 48, 50, 52, 54) de la chaîne de temporisation de signaux d'entrée (12) lorsqu'une variation dans le fonctionnement est détectée au niveau de la chaîne de référence (10), assurant ainsi la compensation de la temporisation du dispositif. Ce système permet d'obtenir des temporisations précises et constantes.
États désignés : JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)