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1. (WO1993015508) DETECTEUR D'ADRESSES INTERDITES POUR MEMOIRES A SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1993/015508    N° de la demande internationale :    PCT/US1993/000218
Date de publication : 05.08.1993 Date de dépôt international : 14.01.1993
Demande présentée en vertu du Chapitre 2 :    19.08.1993    
CIB :
G06F 11/00 (2006.01), G11C 8/20 (2006.01)
Déposants : VLSI TECHNOLOGY, INC. [US/US]; 1109 McKay Drive, San Jose, CA 95131 (US)
Inventeurs : SHIFFER, James, David, II; (US)
Mandataire : KREBS, Robert, E.; Burns, Doane, Swecker & Mathis, George Mason Building, Washington & Prince Streets, P.O. Box 1404, Alexandria, VA 22313-1404 (US)
Données relatives à la priorité :
07/825,489 24.01.1992 US
Titre (EN) ILLEGAL ADDRESS DETECTOR FOR SEMICONDUCTOR MEMORIES
(FR) DETECTEUR D'ADRESSES INTERDITES POUR MEMOIRES A SEMI-CONDUCTEURS
Abrégé : front page image
(EN)When a user request a RAM or other semiconductor memory to be compiled with a number of rows that is not a power of two, the compiler creates the RAM with one extra row. The rows requested by the user are placed at contiguous row addresses starting at zero and ending at one less than the number of rows requested. The highest of these row addresses is placed permanently in a comparator (18, 20, 24, 26, 28, 30, 32 and 34) by the compiler. The comparator than compares each row address input to the RAM to the row address contained in the comparator. If the row address input is higher, then the comparator selects the exta row. The extra row can be written into or read from in the same manner as any other row in the RAM. The delay of the comparator is comparable to the delay of the address decoder, so that the RAM operates within the same specifications regardless of whether the address decoder selects a row or the comparator selects the extra row.
(FR)Lorsqu'un utilisateur demande une mémoire RAM ou autre mémoire à semi-conducteurs à compiler avec un nombre de rangées qui n'est pas une puissance de deux, le compilateur crée la mémoire RAM avec une rangée supplémentaire. Les rangées demandées par l'utilisateur sont placées au niveau d'adresses de rangées contiguës démarrant à zéro et se terminant à une de moins que le nombre de rangées demangé. La plus élevée de ces adresses en rangée est placée de façon permanente dans un comparateur (18, 20, 24, 26, 28, 30, 32 et 34) par le compilateur. Le comparateur compare ensuite chaque adresse en rangée introduite dans la mémoire RAM par rapport à l'adresse en rangée contenue dans le comparateur. Si l'entrée d'adresses en rangée est plus importante, le comparateur sélectionne alors la rangée supplémentaire. Cette dernière peut être écrite ou lue de la même manière que n'importe quelle autre rangée de la mémoire RAM. Le retard du comparateur est comparable au retard du décodeur d'adresses de manière que la mémoire RAM fonctionne d'après le même cahier des charges sans se soucier de savoir si le décodeur d'adresses sélectionne une rangée ou si le comparateur sélectionne la rangée supplémentaire.
États désignés : JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)