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1. (WO1993015462) CONTROLEUR DE MEMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1993/015462    N° de la demande internationale :    PCT/JP1993/000118
Date de publication : 05.08.1993 Date de dépôt international : 02.02.1993
CIB :
G11C 29/00 (2006.01), G11C 29/20 (2006.01), G11C 29/44 (2006.01), G11C 29/56 (2006.01)
Déposants : ADVANTEST CORPORATION [JP/JP]; 32-1, Asahicho 1-chome, Nerima-ku, Tokyo 176 (JP) (KR only).
FUJISAKI, Kenichi [JP/JP]; (JP) (US Seulement)
Inventeurs : FUJISAKI, Kenichi; (JP)
Mandataire : KUSANO, Takashi; Sagami Building, 2-21, Shinjuku 4-chome, Shinjuku-ku, Tokyo 160 (JP)
Données relatives à la priorité :
4/17758 03.02.1992 JP
Titre (EN) MEMORY TESTER
(FR) CONTROLEUR DE MEMOIRE
Abrégé : front page image
(EN)A tester of a dual port video RAM having a RAM portion of random access and a SAM portion of serial access. Two counters (C1, C2), a multiplexer (MUX), two registers (RG1, RG2) and a comparator (14) are disposed inside a defect analysis memory (7) having main- and subsidiary-analysis memories (7a, 7b). A value corresponding to the size of a column address of a memory to be tested (2) is set to the register (RG1) and a stop address is set to the register (RG2). Whenever a SAM portion (2b) of the memory to be tested sequentially outputs data within the address range designated by a transfer row address and a start address, one of the counters sequentially makes increment from the start address set there, and the multiplexer (MUX) selects the count value and outputs it as a subsidiary address signal (SA'). The other counter which is under the non-count state in the meantime loads the main address for designating the data transferred by the RAM portion (2a). When the memory to be tested operates in either a simple read transfer mode or in a split read transfer mode, the column address in the output of the multiplexer is compared by the comparator (14) with the set value of the register (RG1), and when the former operates in a stop control split read transfer mode, the column address is compared with the set value of the register (RG2). When the comparator (14) detects coincidence, a control unit (12) changes over the count state and the non-count state of the counters (C1, C2).
(FR)Contrôleur de mémoire RAM vidéo à double accès présentant une partie de mémoire RAM d'accès direct et une partie de mémoire SAM d'accès séquentiel. Deux compteurs (C1, C2), un multiplexeur (MUX), deux registres (RG1, RG2) ainsi qu'un comparateur (14) sont disposés à l'intérieur d'une mémoire (7) d'analyse de défaut comportant des mémoires (7a, 7b) d'analyse principale et auxiliaire. Une valeur correspondant à la taille d'une adresse de colonne d'une mémoire à contrôler (2) est enregistrée dans le registre (RG1) et une adresse d'arrêt est enregistrée dans le registre (RG2). Lorsqu'une partie SAM (2b) de la mémoire à contrôler séquentiellement produit des données dans la plage d'adresses désignée par une adresse de rangée de transfert et une adresse de début, un des compteurs procède séquentiellement de façon incrementielle à partir de l'adresse de début qu'il a enregistrée, et le multiplexeur MUX choisit la valeur de comptage et la produit sous la forme d'un signal d'adresse auxiliaire (SA'). L'autre compteur à l'état de non comptage charge pendant ce temps l'adresse principale destinée à désigner les données tranférées par la partie de mémoire RAM (2a). Lorsque la mémoire à contrôler fonctionne soit en mode de transfert de lecture simple soit en mode de transfert de lecture fractionnée, l'adresse de colonne à la sortie du multiplexeur est comparée par le comparateur (14) avec la valeur enregistrée du registre (RG1), et lorsque le premier fonctionne en mode de transfert de lecture fractionnée à commande d'arrêt, l'adresse de colonne est comparée à la valeur enregistrée du registre (RG2). Lorsque le comparateur (14) détecte une coïncidence, une unité de commande (12) change l'état de comptage et l'état de non comptage des compteurs (C1, C2).
États désignés : KR, US.
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)