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1. (WO1992022031) MEMOIRE RAM STATIQUE D'ANTEMEMOIRE INTEGREE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1992/022031    N° de la demande internationale :    PCT/US1992/004747
Date de publication : 10.12.1992 Date de dépôt international : 04.06.1992
Demande présentée en vertu du Chapitre 2 :    30.12.1992    
CIB :
G06F 12/08 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 3065 Bowers Avenue, Santa Clara, CA 95052 (US)
Inventeurs : MacWILLIAMS, Peter, D.; (US).
WEBB, Clair, C.; (US).
FARRELL, Robert, L.; (US)
Mandataire : BEREZNAK, Bradley, J.; Blakely, Sokoloff, Taylor & Zafman, 7th Floor, 12400 Wilshire Boulevard, Los Angeles, CA 90025 (US)
Données relatives à la priorité :
710,075 04.06.1991 US
Titre (EN) INTEGRATED CACHE SRAM
(FR) MEMOIRE RAM STATIQUE D'ANTEMEMOIRE INTEGREE
Abrégé : front page image
(EN)An integrated circuit which implements a cache SRAM storage element (22) is disclosed which includes a CPU bus interface (17) incorporating mux/buffer circuits (20) for optimizing burst read and write operations across the CPI bus (14). These circuits allow a full cache line to read/written in a single access of the SRAM array (22). Control logic is utilized within the CPU bus interface for controlling CPU bursts in the order defined by the CPU (10). The memory bus interface (62) includes internal buffers used in performing memory bus reads (41), write-throughs (40), write-backs (46) and snoops (45). Tracking logic is employed for determining the appropriate internal buffer to be utilized for a particular memory bus cycle. Additionally, a data path is included for transparently passing data between the CPU (10) and memory bus interfaces (62) without disturbances of the SRAM array (22).
(FR)On décrit un circuit intégré qui utilise un élément de stockage (22) de mémoire RAM statique d'antémémoire, ce circuit intégré comprenant une interface (17) de bus d'unité centrale intégrant des circuits multiplexeurs/tampons (20) servant à optimaliser des opérations de lecture et écriture en rafale à travers le bus d'UC (14). Ces circuits permettent à une ligne complète d'antémémoire d'être lue/écrite lors d'un accès unique de l'ensemble (22) de mémoire RAM statique. Une logique de commande est utilisée dans l'interface de bus de l'UC afin de commander les rafales de l'UC dans l'ordre défini par celle-ci (10). L'interface (62) de bus de mémoire comprend des tampons internes utilisés pour effectuer des lectures (41) et des transferts de données de type 'write-through' (40), 'write-back' (46) et 'snoop' (45) sur le bus de mémoire. Une logique de recherche est utilisée pour déterminer le tampon interne approprié devant être utilisé pour un cycle de bus de mémoire particulier. En outre, une voie de données est prévue pour transmettre des données de manière transparente entre l'UC (10) et les interfaces (62) de bus de mémoire sans perturber l'ensemble de mémoire RAM statique (22).
États désignés : DE, GB, JP.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IT, LU, MC, NL, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)