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1. (WO1992008230) FICHIER DE REGISTRE RAPIDE A CINQ POINTS D'ACCES CAPABLE DE LIRE ET D'ECRIRE SIMULTANEMENT ET TOLERANT UN DEPHASAGE DES IMPULSIONS D'HORLOGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1992/008230    N° de la demande internationale :    PCT/US1991/008057
Date de publication : 14.05.1992 Date de dépôt international : 28.10.1991
CIB :
G11C 8/16 (2006.01)
Déposants : MICRON TECHNOLOGY, INC. [US/US]; 2805 E. Columbia Road, Boise, ID 83706-9624 (US)
Inventeurs : HESSON, James, H.; (US)
Mandataire : FOX, Angus, C.; Micron Technology, Inc., 2805 E. Columbia Road, Boise, ID 83706-9624 (US)
Données relatives à la priorité :
604,032 26.10.1990 US
Titre (EN) HIGH-SPEED, FIVE-PORT REGISTER FILE HAVING SIMULTANEOUS READ AND WRITE CAPABILITY AND HIGH TOLERANCE TO CLOCK SKEW
(FR) FICHIER DE REGISTRE RAPIDE A CINQ POINTS D'ACCES CAPABLE DE LIRE ET D'ECRIRE SIMULTANEMENT ET TOLERANT UN DEPHASAGE DES IMPULSIONS D'HORLOGE
Abrégé : front page image
(EN)A memory register file array addressable in both word and doubleword format has memory cells of a feedback-type latch variety, having at least two tri-state inverter paths (WP1 and WP2) for the input of data, and at least two tri-state inverter paths (RP1, RP2 and RP3) for the output of data. A tri-state inverter (53) provides the feedback within each array cell. This feedback inverter is tri-stated during each write operation, thus increasing circuit speed and permitting simultaneous read and write operations to be performed on the same cell during a single machine cycle. Error correction is performed during format decode and format operations so that error correction code (ECC) syndrome bit generation can occur in parallel with formatting. Improved clocking operations maintain symmetry of the register file clock signals and provide high clock skew tolerance. Tri-state isolation buffers (4, 5, 6, 7, 8 and 9) are used to reduce read access time.
(FR)Un réseau de fichiers de registres de mémoire accessibles dans le format à la fois à un mot et à deux mots comporte des cellules de mémoire de type à bascule à réaction, comportant au moins deux chemins inverseurs à trois états (RP1, RP2, RP3) utilisés dans la sortie de données. Un inverseur à trois états (53) transmet la réaction à l'intérieur de chaque cellule du réseau. Cet inverseur de réaction est à trois états pendant chaque opération d'écriture, augmentant ainsi la vitesse du circuit et permettant l'exécution d'opérations de lecture et d'écriture simultanées dans la même cellule pendant un seul cycle machine. Les corrections d'erreurs sont effectuées pendant le décodage du format et les opérations relatives au format de sorte que la production du bit de syndrôme du code de corrections d'erreurs (ECC) peut avoir lieu parallèlement au formatage. Les opérations de synchronisation améliorées mantiennent la symétrie des signaux de synchronisation de fichiers de registre et permettent une tolérance élevée du déphasage des impulsions d'horloge. On utilise des tampons d'isolation à trois états (4, 5, 6,7, 8 et 9) afin de réduire le temps d'accès de lecture.
États désignés : DE, JP.
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)