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1. (WO1992002986) CIRCUIT SYNCHRONISATEUR DE PHASE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1992/002986    N° de la demande internationale :    PCT/JP1991/001052
Date de publication : 20.02.1992 Date de dépôt international : 06.08.1991
CIB :
H03L 3/00 (2006.01), H03L 7/089 (2006.01), H03L 7/099 (2006.01), H03L 7/10 (2006.01)
Déposants : SEIKO EPSON CORPORATION [JP/JP]; 4-1, Nishi-Shinjuku 2-chome, Shinjuku-ku, Tokyo 163 (JP) (Tous Sauf US).
OGAWA, Takao [JP/JP]; (JP) (US Seulement).
KAWASAKI, Takeshi [JP/JP]; (JP) (US Seulement)
Inventeurs : OGAWA, Takao; (JP).
KAWASAKI, Takeshi; (JP)
Mandataire : YAMADA, Minoru; Yokoyama Bldg., 5th Floor, 1-17, Honjyo 1-chome, Matsumoto-shi, Nagano-ken 390 (JP)
Données relatives à la priorité :
2/208951 07.08.1990 JP
2/256372 26.09.1990 JP
Titre (EN) PHASE SYNCHRONIZING CIRCUIT
(FR) CIRCUIT SYNCHRONISATEUR DE PHASE
Abrégé : front page image
(EN)A high speed synchronization pulling-in technique of a phase synchronizing circuit which is used in magnetic disc devices. When a circuit (1) for detecting a synchronous field detects a synchronous field, a selector (2) selects read data (RD), and a circuit (46) for stopping/restarting oscillation stops the oscillation of an oscillating circuit (40) by an output (RS) of a circuit (50) for controlling the timing of the oscillation. After passing bits of several bytes, the circuit (46) restarts the oscillation of the oscillating circuit (40) by an output (RS) of the circuit (50). A circuit (60) for adjusting a pulse width causes the fall of the read data (RD) to coincide with the oscillation restart by adjusting the pulse width of its output (S¿IN?) to a delay time for restarting, and performs the high speed synchronisation pull-in.
(FR)L'invention se rapporte à une technique d'accrochage pour synchronisation rapide utilisable dans un circuit synchronisateur de phase dont sont équipés des dispositifs à disques magnétiques. Lorsqu'un circuit (1) de détection de champ synchrone détecte un tel champ synchrone, un sélecteur (2) sélectionne des données de lecture (RD) et un circuit (46) d'arrêt/redémarrage de l'oscillation interrompt l'oscillation d'un circuit oscillateur (40) sous l'action d'un signal de sortie (RS) d'un circuit (50) qui commande la cadence de l'oscillation. Après le passage de bits de différents bytes, le circuit (46) entraîne le redémarrge de l'oscillation du circuit oscillateur (40) sous l'action d'un signal de sortie (RS) du circuit (50). Un circuit (60), qui règle une largeur d'impulsion, amène le temps de descente du signal des données de lecture (RD) à coïncider avec le redémarrage de l'oscillation, en réglant la largeur d'impulsion de sa sortie (S¿IN?) selon un retard qui assure le redémarrage, et procède à l'accrochage en vue d'une synchronisation rapide.
États désignés : JP, KR, US.
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)