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1. (WO1991018449) DEMULTIPLICATEUR POUR HORLOGE NUMERIQUE SYNCHRONE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1991/018449    N° de la demande internationale :    PCT/CA1991/000132
Date de publication : 28.11.1991 Date de dépôt international : 24.04.1991
Demande présentée en vertu du Chapitre 2 :    11.11.1991    
CIB :
H03K 23/50 (2006.01), H03K 23/66 (2006.01), H03K 23/68 (2006.01)
Déposants : NORTHERN TELECOM LIMITED [CA/CA]; World Trade Center of Montreal, 380 St. Antoine Street West, 8th Floor, Montreal, Quebec H2Y 3Y4 (CA)
Inventeurs : SASAKI, Lawrence, Hiromi; (CA).
CHAN, Sun-Shiu, David; (CA)
Mandataire : MOWLE, John, E.; Northern Telecom Limited, Patent Department, P.O. Box 3511, Station "C", Ottawa, Ontario K1Y 4H7 (CA)
Données relatives à la priorité :
524,398 11.05.1990 US
Titre (EN) SCALER FOR SYNCHRONOUS DIGITAL CLOCK
(FR) DEMULTIPLICATEUR POUR HORLOGE NUMERIQUE SYNCHRONE
Abrégé : front page image
(EN)A scaler comprising a plurality of flip-flops (31-34), varies its frequency division to correct phase by 0.5 clock cycle. Each flip-flop (31-34) is continuously and synchronously responsive to either a rising (31, 33) or a falling (32, 34) edge of the clock pulses (CK). Normally, the scaler's state transits along one of two loops, which generate output pulses having identical repetition rates. When a control signal (X, Y) is applied, the scaler's state transits from one loop to the other, generating at least one output at an alternative repetition rate. The alternative repetition rate is either lower or higher than the identical repetition rate by an integral number of half cycles of the input clock pulses (CK). Where there are two control signals (X, Y) a lower or higher alternative repetition rate can be selected. Since the flip-flops (31-34) are responsive to either edge of the clock pulses (CK) without clock gating interruptions, there is no jitter and the scaler's robustness is improved. Also the clock frequency can be effectively halved.
(FR)Un démultiplicateur comprenant une multiplicité de bascules (31-34) varie sa division de fréquence pour corriger la phase à un rythme correspondant à 0,5 cycle d'horloge. Chaque bascule (31-34) répond en continu et de manière synchrone soit à un flanc ascendant (31, 33), soit à un flanc descendant (32, 34) des impulsions d'horloge (CK). En général, l'état du démultiplicateur voyage le long d'une des deux boucles, ce qui produit des impulsions de sortie possédant des fréquences de répétition identiques. Lorsqu'un signal de commande (X, Y) est appliqué, l'état du démultiplicateur voyage d'une boucle à l'autre, produisant au moins une sortie à une fréquence de répétition alternative. La fréquence de répétition alternative est soit inférieure, soit supérieure à la fréquence de répétition identique par un nombre entier de demi-cycles des impulsions d'horloge d'entrée (CK). Là où il y a deux signaux de commande (X, Y), une fréquence de répétition alternative supérieure ou inférieure peut être choisie. Puisque les bascules (31-34) répondent à n'importe lequel des flancs des impulsions d'horloge (CK) sans interruptions de déclenchement d'horloge, il n'y a pas d'instabilité et la robustesse du démultiplicateur est améliorée. La fréquence d'horloge peut aussi être efficacement diminuée de moitié.
États désignés : CA, JP.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IT, LU, NL, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)