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1. (WO1991004536) CONFIGURATION D'ANTEMEMOIRE A INSTRUCTIONS DESTINEE A L'EMISSION PARALLELE D'INSTRUCTION MULTIPLES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1991/004536    N° de la demande internationale :    PCT/NO1990/000143
Date de publication : 04.04.1991 Date de dépôt international : 18.09.1990
Demande présentée en vertu du Chapitre 2 :    15.04.1991    
CIB :
G06F 9/38 (2006.01), G06F 12/08 (2006.01)
Déposants : DOLPHIN SERVER TECHNOLOGY A/S [NO/NO]; P.O. Box 52 Bogerud, N-0621 Oslo 6 (NO)
Inventeurs : RISTAD, Einar; (US).
BAKKA, Bjørn, Olav; (NO).
BIRKELI, Inge; (NO).
ORTHE, Nils, Anker; (NO)
Mandataire : FRIBERG, Arild; Bryn & Aarflot A/S, P.O. Box 449 Sentrum, N-0104 Oslo 1 (NO)
Données relatives à la priorité :
409,674 20.09.1989 US
Titre (EN) INSTRUCTION CACHE ARCHITECTURE FOR PARALLEL ISSUING OF MULTIPLE INSTRUCTIONS
(FR) CONFIGURATION D'ANTEMEMOIRE A INSTRUCTIONS DESTINEE A L'EMISSION PARALLELE D'INSTRUCTION MULTIPLES
Abrégé : front page image
(EN)A general purpose computer system is equipped with apparatus for enabling a processor to provide efficient execution of multiple instructions per clock cycle. The major feature is a decoded instruction cache with multiple instructions per cache line. During run time cache misses, the decode logic fills the cache line with instructions up its limits. During run time cache misses, the cache line enables the processor to dispatch multiple instructions during one clock cycle. Hereby is achieved high performance with a simple, but still powerful, decode and dispatch logic. An important feature of the instruction cache is that it holds the target addresses for the next instructions. No separate address logic is needed to proceed in the program execution during cache hits. A conditional branch holds its alternative target address in a separate field. This enables the processor, to a large degree, to be independent of the conditional branch bottleneck.
(FR)Un système informatique polyvalent est muni d'un appareil qui permet à un processeur d'assurer une exécution performante d'instructions multiples à chaque cycle d'horloge. La caractéristique principale est une antémémoire à instructions décodées qui a des instructions multiples sur chaque ligne de l'antémémoire. En cas d'insuccès de la recherche dans l'antémémoire pendant le temps d'exécution, la logique de décodage remplit la ligne d'antémémoire avec des instructions jusqu'à sa limite. En cas d'insuccès de la recherche dans l'antémémoire pendant le temps d'exécution, la ligne d'antémémoire permet au processeur de répartir des instructions multiples au cours d'un cycle. On peut ainsi obtenir une rapidité élévée au moyen d'une logique de décodage et de répartition simple mais puissante. Une caractéristique importante de l'antémémoire à instructions est qu'elle contient les adresses cibles des instructions suivantes. Il n'est pas nécessaire d'avoir une logique d'adresses séparée pour pouvoir poursuivre l'exécution du programme en cas de succès de la recherche dans l'antémémoire. Un branchement conditionnel contient son adresse cible alternative dans une zone séparée, permettant ainsi au processeur d'être largement indépendant du goulot d'étranglement que représente le branchement conditionnel.
États désignés : CA, JP, KR, NO.
Office européen des brevets (OEB) (AT, BE, CH, DE, DK, ES, FR, GB, IT, LU, NL, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)