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1. (WO1990007153) TECHNIQUES DE REDONDANCE ET DE TEST DE TRANCHES DE CIRCUITS INTEGRES
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1990/007153 N° de la demande internationale : PCT/US1989/005330
Date de publication : 28.06.1990 Date de dépôt international : 27.11.1989
CIB :
G01R 31/3185 (2006.01) ,G11C 29/00 (2006.01)
G PHYSIQUE
01
MÉTROLOGIE; ESSAIS
R
MESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31
Dispositions pour vérifier les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour l'essai électrique caractérisées par ce qui est testé, non prévues ailleurs
28
Essai de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
317
Essai de circuits numériques
3181
Essais fonctionnels
3185
Reconfiguration pour les essais, p.ex. LSSD, découpage
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
29
Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
Déposants :
HUGHES AIRCRAFT COMPANY [US/US]; 7200 Hughes Terrace Los Angeles, CA 90045-0066, US
Inventeurs :
YUNG, Michael, W.; US
Mandataire :
DURAISWAMY, Vijayalakshmi, D. ; Hughes Aircraft Company P.O. Box 45066 Bldg. C1, MS A126 Los Angeles, CA 90045-0066, US
Données relatives à la priorité :
288,74322.12.1988US
Titre (EN) REDUNDANCY AND TESTING TECHNIQUES FOR IC WAFERS
(FR) TECHNIQUES DE REDONDANCE ET DE TEST DE TRANCHES DE CIRCUITS INTEGRES
Abrégé :
(EN) An array of processing element nodes are provided on a semiconductor wafer. A mixed redundancy approach is preferably employed wherein two spare core logic circuit modules (52, 58) are available for use at each node. Each spare core logic module can be connected to one of four different nodes. A H-net 94 interconnects adjacent nodes in such manner that faults in the circuit modules can be easily tested and repaired.
(FR) Un réseau de noeuds d'éléments de traitement est disposé sur une tranche semiconductrice. On procède de préférence à une approche par redondance mixte selon laquelle deux modules (52, 58) de circuits logiques à tores libres sont utilisés à chaque noeud. On peut connecter chaque module logique à tore libre à l'un de quatre noeuds différents. Un réseau-H (94) interconnecte des noeuds adjacents de sorte que l'on peut facilement tester et réparer les anomalies dans les modules des circuits.
États désignés : JP
Office européen des brevets (OEB) (DE, FR, GB, NL)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
EP0411069