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1. (WO1990006630) REGISTRE A APPROXIMATIONS SUCCESSIVES
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1990/006630 N° de la demande internationale : PCT/AU1989/000518
Date de publication : 14.06.1990 Date de dépôt international : 29.11.1989
Demande présentée en vertu du Chapitre 2 : 01.06.1990
CIB :
H03M 1/46 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
M
CODAGE, DÉCODAGE OU CONVERSION DE CODE, EN GÉNÉRAL
1
Conversion analogique/numérique; Conversion numérique/analogique
12
Convertisseurs analogiques/numériques
34
Valeur analogique comparée à des valeurs de référence
38
uniquement séquentiellement, p.ex. du type à approximations successives
46
avec convertisseur numérique/analogique pour fournir des valeurs de référence au convertisseur
Déposants :
MAGELLAN CORPORATION (AUSTRALIA) PTY LTD. [AU/AU]; 184 St. George's Terrace 1st Floor Perth, W.A. 6000, AU (AllExceptUS)
BROOKS, David, Robert [GB/AU]; AU (UsOnly)
Inventeurs :
BROOKS, David, Robert; AU
Mandataire :
WATERMARK; 290 Burwood Road 2nd Floor Hawthorn, VIC 3122, AU
Données relatives à la priorité :
PJ 169429.11.1988AU
Titre (EN) SUCCESSIVE-APPROXIMATION REGISTER
(FR) REGISTRE A APPROXIMATIONS SUCCESSIVES
Abrégé :
(EN) A successive-approximation register (SAR) has a single shift register for processing, that is presetting and selectively resetting, a number of bits. The single shift register is arranged to provide bit selection for processing the bits and also to provide desired result accumulation in the processed bits. Further, the single shift register comprises an array of stages, the stages including a first stage, a last stage and a number of active stages equal to the number of bits of digital output. Conveniently, the SAR adopts a 'One-bits to Right' test implemented by a Manchester Carry Chain in the opposite direction to the shift direction.
(FR) Le registre à approximations successives décrit (SAR) comprend un registre à décalage unique servant à traiter un certain nombre de bits, c'est-à-dire à leur affecter une valeur et à les remettre sélectivement à la valeur initiale. Le registre à décalage unique est destiné à assurer une sélection mineure pour le traitement des bits et également à assurer l'accumulation des resultats désirée dans les bits traités. Le registre à décalage unique comprend en outre un réseau matriciel d'étages, lesquels sont constitués par un premier étage, par un dernier étage et par un certain nombre d'étages actifs égal au nombre de bits de la sortie numérique. Le registre à approximations successives utilise de préférence un test portant sur les bits ''1'' à droite, mis en application par une chaîne de reports Manchester dans la direction opposée à la direction de décalage.
États désignés : AT, AU, BB, BG, BR, CH, DE, DK, ES, FI, GB, HU, JP, KP, KR, LK, LU, MC, MG, MW, NL, NO, RO, SD, SE, SU, US
Office européen des brevets (OEB) (AT, BE, CH, DE, ES, FR, GB, IT, LU, NL, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CM, GA, ML, MR, SN, TD, TG)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
EP0446257US5377248JPH05502559CA2004096AU1989046465