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1. (WO1990006553) SYSTEME BASSE TENSION A MICROPROCESSEUR ET PUCE AUXILIAIRE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1990/006553 N° de la demande internationale : PCT/US1989/005576
Date de publication : 14.06.1990 Date de dépôt international : 06.12.1989
Demande présentée en vertu du Chapitre 2 : 03.04.1990
CIB :
G06F 1/32 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1
Détails non couverts par les groupes G06F3/-G06F13/89
26
Alimentation en énergie électrique, p.ex. régulation à cet effet
32
Moyens destinés à économiser de l'énergie
Déposants :
DALLAS SEMICONDUCTOR CORPORATION [US/US]; 4350 Beltwood Parkway South Dallas, TX 75244, US (AllExceptUS)
BOLAN, Michael, L. [US/US]; US (UsOnly)
LITTLE, Wendell, L. [US/US]; US (UsOnly)
DEIERLING, Kevin, Eggert [US/US]; US (UsOnly)
BARTLING, James, Elmer [US/US]; US (UsOnly)
Inventeurs :
BOLAN, Michael, L.; US
LITTLE, Wendell, L.; US
DEIERLING, Kevin, Eggert; US
BARTLING, James, Elmer; US
Mandataire :
GROOVER, Robert, III; Worsham, Forsythe, Sampels & Wooldridge 2001 Bryan Tower Suite 3200 Dallas, TX 75201, US
Données relatives à la priorité :
282,19809.12.1988US
359,17731.05.1989US
359,18431.05.1989US
359,19431.05.1989US
359,24631.05.1989US
359,29231.05.1989US
359,30131.05.1989US
Titre (EN) LOW-POWER SYSTEM WITH MICROPROCESSOR AND ANCILLARY CHIP
(FR) SYSTEME BASSE TENSION A MICROPROCESSEUR ET PUCE AUXILIAIRE
Abrégé :
(EN) A system which includes not only a microprocessor or microcontroller (as shown in Fig. 1), but also an auxiliary chip which monitors the system power supply voltage (using comparator 120 to monitor pin VCC, and comparator 110 to monitor pin IN), and performs related functions for the microprocessor, including a watchdog function (in timer 300) and a freshness seal function (in logic 131). The auxiliary chip can be put to sleep by the microprocessor to minimize power consumption. However, the sleep command SLP* is not accepted by sleep logic 500 unless it stands in the proper timing relationship to a signal on strobe pin ST*. The microprocessor can direct an interrupt to the auxiliary chip on pin ST*, which will cause the auxiliary chip to respond with a signal NMI* which indicates to the microprocessor whether the power supply voltage VCC is heading up or down. In one mode of operation (for use with a low-power CMOS processor), the one-shot circuit 114 sends an interrupt NMI* to the microprocessor when the power supply falls to a first level, and reset control logic 400 resets the microprocessor (with a signal RST or RST*) when the supply voltage VCC reaches a second preset level on the way up (i.e. while power is being restored). In a selectable second mode of operation (for use with an NMOS microprocessor), the auxiliary chip resets the processor (with signal RST or RST*) when the power supply VCC is on the way down.
(FR) L'invention concerne un système comprenant outre un microprocesseur ou microcontrôleur (illustré par Fig. 1), une puce auxiliaire contrôlant la tension d'alimentation dudit système (à l'aide du comparateur 120 afin de contrôler la broche VCC, et du comparateur 110 afin de contrôler la broche d'ENTREE), et exécutant des fonctions afférentes pour le microprocesseur parmi lesquelles une fonction de contrôleur de séquence (chronomètre 300) ainsi qu'une fonction anti-décharge (dans la logique 131). La puce auxiliaire peut être mise en veilleuse par le microprocesseur afin de réduire au minimum la consommation de courant. Toutefois l'ordre de mise en veilleuse SLP* n'est pas accepté par la logique de veilleuse (500) s'il n'est pas correctement synchronisé avec un signal passant dans la broche stroboscopique ST*. Le microprocesseur peut envoyer une interruption à la puce auxiliaire par la ST, provoquant la réponse de ladite puce auxiliaire par un signal NMI* indiquant au microprocesseur si la tension d'alimentation VCC baisse ou monte. Dans un mode de fonctionnement (pour une utilisation avec un processeur C-MOS basse tension), le circuit (114) à un coup envoie une interruption NMI* au microprocesseur lorsque l'alimentation chute à un premier niveau, et la logique de commande de remise à zéro (400) remet à zero le microprocesseur (par un signal RST ou RST*) lorsque la tension d'alimentation VCC atteint un second niveau prédéterminé dans la montée (c'est-à-dire lorsque le courant est rétabli). Dans un second mode de fonctionnement sélectionnable (utilisé avec un microprosseur NMOS), la puce auxiliaire remet à zéro le processeur (par un signal RST ou RST*) lorsque l'alimentation VCC chute.
États désignés : JP, KR, US
Office européen des brevets (OEB) (AT, BE, CH, DE, ES, FR, GB, IT, LU, NL, SE)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)