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1. (WO1990003001) STRUCTURES ET PROCEDES PIPELINE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1990/003001    N° de la demande internationale :    PCT/US1989/003757
Date de publication : 22.03.1990 Date de dépôt international : 30.08.1989
Demande présentée en vertu du Chapitre 2 :    30.03.1990    
CIB :
G06F 9/38 (2006.01), G06F 12/08 (2006.01)
Déposants : ARIX CORPORATION [US/US]; 821 Fox Lane, San Jose, CA 95131 (US)
Inventeurs : CIRCELLO, Joseph, C.; (US).
DUERDEN, Richard, H.; (US).
LUCE, Roger, W.; (US).
OLSON, Ralph, H.; (US)
Mandataire : HARRIMAN, J., D., II; Hecker & Harriman, 2049 Century Park East, Suite 1200, Los Angeles, CA 90067 (US)
Données relatives à la priorité :
241,111 02.09.1988 US
Titre (EN) PIPELINE STRUCTURES AND METHODS
(FR) STRUCTURES ET PROCEDES PIPELINE
Abrégé : front page image
(EN)A system for early decoding of complex instructions in a pipelined processor uses a programmed logic array to decode instruction segments and loads both instruction bits and the association predecoded bits into a FIFO buffer (13) to accumulate a plurality of such entries. Meanwhile, an operand execute pipeline (16) retrieves such entries from the FIFO buffer (13) as needed, using the predecoded instruction bits to rapidly decode and execute the instructions at rates determined by the instructions themselves. Delays due to cache misses are substantially or entirely masked, as instructions and associated predecoded bits are loaded into the FIFO buffer (13) faster than they are retrieved from it, except during cache misses. One method increases the effective speed of executing a three operand construct. Another method increases the effective speed of executing a loop containing a branch instruction by scanning the predecoded bits in establishing a link between successive instructions.
(FR)Un système de décodage précoce d'instructions complexes dans un processeur pipeline utilise un réseau logique programmé pour décoder des segments d'instructions, et charge à la fois des bits d'instructions et des bits prédécodés associés dans un tampon (13) FIFO (premier entré premier sorti) afin d'accumuler une pluralité de telles entrées. Pendant ce temps un pipeline (16) d'exécution d'opérandes extrait lesdites entrées du tampon (13) FIFO selon les besoins, à l'aide des bits d'instructions prédécodés afin de décoder et d'exécuter rapidement les instructions à des vitesses déterminées par les instructions elles-mêmes. Les retards dûs à des erreurs d'antémémoire sont sensiblement ou entièrement masqués, à mesure que des instructions et des bits prédécodés associés sont chargés dans le tampon (13) FIFO plus vite qu'il n'en sont extraits, sauf pendant des erreurs d'antémémoire. Un procédé augmente la vitesse effective d'exécution d'une structure à trois opérandes. Un autre procédé augmente la vitesse effective d'exécution d'une boucle contenant une instruction de branchement, par analyse des bits prédécodés pour établir un lien entre des instructions successives.
États désignés : AT, AU, BB, BG, BR, CH, DE, DK, FI, GB, HU, JP, KP, KR, LK, LU, MC, MG, MW, NL, NO, RO, SD, SE, SU.
Office européen des brevets (OEB) (AT, BE, CH, DE, FR, GB, IT, LU, NL, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CM, GA, ML, MR, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)