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1. (WO1989009448) SYSTEME DE TRAITEMENT DE SIGNAUX EN PARALLELE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1989/009448    N° de la demande internationale :    PCT/JP1989/000351
Date de publication : 05.10.1989 Date de dépôt international : 01.04.1989
CIB :
G06F 13/40 (2006.01)
Déposants : KOKUSAI DENSHIN DENWA CO., LTD [JP/JP]; 3-2, Nishishinjuku 2-chome, Shinjuku-ku, Tokyo 163 (JP) (Tous Sauf US).
YAMAGUCHI, Hirohisa [JP/JP]; (JP) (US Seulement)
Inventeurs : YAMAGUCHI, Hirohisa; (JP)
Mandataire : YAMAMOTO, Keiichi; Tamba Building, 5-12, Nishi-shimbashi 1-chome, Minato-ku, Tokyo 105 (JP)
Données relatives à la priorité :
63/78120 01.04.1988 JP
Titre (EN) PARALLEL SIGNAL PROCESSING SYSTEM
(FR) SYSTEME DE TRAITEMENT DE SIGNAUX EN PARALLELE
Abrégé : front page image
(EN)A parallel signal processing system comprises a plurality of processor units (6a - 6n) and host processors (4) connected via their respective transparent memories (10a - 10n) to the respective processor units (6a - 6n) and used to read the parallel processing results achieved by the respective processor units, each of the transparent memories (10a - 10n) comprising a first bus (11a, 11b) for connecting a processor (1a - 1n) constituting the processor unit (6a - 6n) and a memory (2a - 2n), a second bus (12a, 12b) for connecting the adjoining processor units, a first switch (13a, 13b, 14a, 14b) for switching the first bus to the second bus, and a second switch (16) for switching the direction of the second bus, the host processor (4) being used to attain access to each one of the memories (2a - 2n) simultaneously through the switching operation of the first switch and the second switch so as to simultaneously read or write the contents of these memories (2a - 2n).
(FR)Le système de traitement de signaux en parallèle ci-décrit comprend un ensemble de processeurs (6a - 6n) et de processeurs hôtes (4) reliés par l'intermédiaire de leurs mémoires transparentes respectives (10a - 10n) aux processeurs respectifs (6a - 6n) et utilisés pour lire les résultats qu'obtiennent les processeurs respectifs après le traitement parallèle. Chacune des mémoires transparentes (10a - 10n) comprend un premier bus (11a, 11b) servant à relier un processeur (1a - 1n) constituant l'unité de processeur (6a - 6n) et une mémoire (2a - 2n), un deuxième bus (12a, 12b) servant à relier les unités de processeur contiguës, un premier commutateur (13a, 13b, 14a, 14b) qui commute le premier bus sur le deuxième bus, et un deuxième commutateur (16) qui commute la direction du deuxième bus. Le processeur hôte (4) est utilisé pour accéder à chacune des mémoires (2a - 2n) simultanément par la commutation du premier commutateur et du deuxième commutateur, afin de lire ou d'écrire simultanément le contenu de ces mémoires (2a - 2n).
États désignés : US.
Office européen des brevets (OEB) (DE, GB).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)