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1. (WO1989008293) BLITTER AVEC REGISTRE A DECALAGE ETROIT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1989/008293    N° de la demande internationale :    PCT/US1989/000846
Date de publication : 08.09.1989 Date de dépôt international : 02.03.1989
Demande présentée en vertu du Chapitre 2 :    06.11.1989    
CIB :
G09G 5/393 (2006.01)
Déposants : CHIPS AND TECHNOLOGIES, INC. [US/US]; 3050 Zanker Road, San Jose, CA 95134 (US)
Inventeurs : HUTCHINS, Edward, P.; (US)
Mandataire : SLONE, David, N.; Townsend and Townsend, One Market Plaza, 2000 Steuart Tower, San Francisco, CA 94105 (US)
Données relatives à la priorité :
164,268 04.03.1988 US
Titre (EN) BIT BLITTER WITH NARROW SHIFT REGISTER
(FR) BLITTER AVEC REGISTRE A DECALAGE ETROIT
Abrégé : front page image
(EN)The present invention provides a fast bit blitter method and circuit which uses less logic than prior art bit blitter circuits. A circuit built in accordance with the present invention includes four main components, each of which only has as many bit positions as do the data bytes that are being shifted. The four main components are a storage register (R), a multiplexer bank (MX), a multiplexer selector (SE) and a barrel shifter (S). As data words are serially read out of memory, they are temporarily stored in the register (R). The multiplexer (MX) gates selected bits from the word stored in the register, together with selected bits from the next word that appears on the data bus to the barrel shifter (S). The barrel shifter (S) does the appropriate shifting. Alternatively, the barrel shifter (S) can be located before the multiplexer (MX) in the data path.
(FR)La présente invention concerne un procédé et un circuit blitter rapide qui utilise moins de logique que les circuits blitters de l'art antérieur. Un circuit construit selon la présente invention comprend quatre composants principaux, chacun d'eux possédant uniquement autant de positions binaires que les bytes de données qui sont décalés. Les quatre composants principaux sont un registre de stockage (R), un groupe de multiplexeurs (MX), un sélecteur de multiplexeur (SE) et un décaleur à barillet (S). Au fur et à mesure que des mots de données sont lus de manière sérielle de la mémoire, ils sont stockés temporairement dans le registre (R). Le multiplexeur (MX) achemine des bytes sélectionnés provenant du mot stocké dans le registre, ainsi que des bytes sélectionnés provenant du mot suivant qui apparaît sur le bus de données au décaleur à barillet (S). Le décaleur à barillet (S) effectue le décalage approprié. Eventuellement, le décaleur à barrilet (S) peut être positionné avant le multiplexeur (MX) dans le chemin de données.
États désignés : JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, DE, FR, GB, IT, LU, NL, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)