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1. (WO1989007825) DISPOSITIF DE CORRECTION D'ERREURS EN PAQUETS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1989/007825    N° de la demande internationale :    PCT/JP1989/000129
Date de publication : 24.08.1989 Date de dépôt international : 09.02.1989
CIB :
G11B 20/14 (2006.01)
Déposants : KABUSHIKI KAISHA CSK [JP/JP]; 6-1, Nishi-Shinjuku 2-chome, Shinjuku-ku, Tokyo 163 (JP) (Tous Sauf US).
ISHIJIMA, Tomoharu [JP/JP]; (JP) (US Seulement)
Inventeurs : ISHIJIMA, Tomoharu; (JP)
Mandataire : MURATA, Mikio; Room 401, Kyodo Bldg. Akasaka, 3-1, Akasaka 4-chome, Minato-ku, Tokyo 107 (JP)
Données relatives à la priorité :
63/33813 16.02.1988 JP
Titre (EN) DEVICE FOR CORRECTING BURST ERROR
(FR) DISPOSITIF DE CORRECTION D'ERREURS EN PAQUETS
Abrégé : front page image
(EN)A device for correcting burst error caused by a bit slip prior to demodulating a self clocking signal that includes rethink codes at predetermined intervals, e.g., prior to modulating a self clocking signal read from a digital recording medium. The device comprises a shift register that receives the self clocking signals in series, detect means for detecting an inhibition pattern that does not exist in the self clocking signals in response to some parallel outputs near the inlet of the shift register, and control means which individually controls the clocks that are applied to the shift register and to a stage subsequent to the shift register in order to shift the data from near the inhibition pattern between the neighboring rethink codes through up to the next rethink code depending upon the direction of the detect signals and the number of bits. A burst error due to a bit slip is corrected prior to the demodulation of a self-clocking signal including rethink codes at predetermined intervals. This can realize accurate data readout in a low-precision device and decrease the amount of the redundant data for error checking in a high-precision device.
(FR)Dispositif de correction d'erreurs en paquets provoquées par un décalage de bit avant la démodulation d'un signal auto-cadenceur comprenant des codes de reconsidération à des intervalles déterminés, par exemple avant la modulation d'un signal auto-cadenceur lu à partir d'un support d'enregistrement numérique. Le dispositif comprend un registre à décalage qui reçoit les signaux auto-cadenceurs en série, un détecteur qui détecte une configuration d'inhibition n'existant pas dans les signaux auto-cadenceurs en réponse à des signaux de sortie parallèles à proximité de l'entrée du registre à décalage, et un organe de commande qui commande individuellement les impulsions de cadence appliquées au registre à décalage et à un étage successif au registre à décalage, afin de décaler les données depuis une position proche de la configuration d'inhibition entre les codes de reconsidération avoisinants jusqu'au code de reconsidération suivant, en fonction de la direction des signaux de détection et du nombre de bits. Une erreur en paquet due à un décalage de bit est corrigée avant la démodulation d'un signal auto-cadenceur comprenant des codes de reconsidération à des intervalles déterminés. Cet agencement permet une lecture précise des données dans un appareil de précision peu élevée et réduit la quantité de données redondantes servant au contrôle d'erreurs dans un appareil de grande précison.
États désignés : KR, US.
Office européen des brevets (OEB) (AT, BE, CH, DE, FR, GB, IT, LU, NL, SE).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)