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1. (WO1988003682) SYSTEME D'ENTREE/SORTIE POUR ALLEGER LES FONCTIONS DU SYSTEME D'EXPLOITATION
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1988/003682 N° de la demande internationale : PCT/US1987/002812
Date de publication : 19.05.1988 Date de dépôt international : 29.10.1987
CIB :
G06F 13/12 (2006.01) ,G06F 9/48 (2006.01) ,G06F 12/08 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
10
Commande par programme pour dispositifs périphériques
12
utilisant des matériels indépendants du processeur central, p.ex. canal ou processeur périphérique
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9
Dispositions pour la commande par programme, p.ex. unité de commande
06
utilisant un programme emmagasiné, c. à. d. utilisant une unité de stockage interne de l'équipement de traitement de données pour recevoir et conserver le programme
46
Dispositions pour la multiprogrammation
48
Lancement de programmes; Changement de programmes, p.ex. par interruption
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12
Accès, adressage ou affectation dans des systèmes ou des architectures de mémoire
02
Adressage ou affectation; Réadressage
08
dans des systèmes de mémoires hiérarchiques, p.ex. systèmes de mémoire virtuelle
Déposants :
UNISYS CORPORATION [US/US]; P.O. Box 500 Blue Bell, PA 19424, US
Inventeurs :
PEACOCK, Richard, Browning; US
MURPHY, Philip, Arthur; US
MISSIMER, David, Ross; US
Mandataire :
STARR, Mark, T.; Unisys Corporation P.O. Box 500 Blue Bell, PA 19424-0001, US
Données relatives à la priorité :
926,56704.11.1986US
926,56804.11.1986US
926,58804.11.1986US
926,73804.11.1986US
Titre (EN) I/O SYSTEM FOR OFF-LOADING OPERATING SYSTEM FUNCTIONS
(FR) SYSTEME D'ENTREE/SORTIE POUR ALLEGER LES FONCTIONS DU SYSTEME D'EXPLOITATION
Abrégé :
(EN) An I/O processor (22) and memory (12) where a number of queues or linked control blocks (IOCB 1 and IOCB 2) are maintained for each device connected to the I/O processor (22), there is a control block for every operation to be performed by a particular device. A device may be an I/O bus (13a), a controller unit (14) or a peripheral unit (15), the I/O processor (22) maintains a table (46) of different combinations of buses and peripheral controllers that may be used to access a given peripheral unit (15) and selects that combination with the least frequency of use. A portion of main memory (12) is assigned as a single cache so that when the I/O processor (22) accesses a data segment in one of many disk drives (15), the entire disk drive track (59a, b and c) being accessed is read into the assigned cache portion of main memory since following data requests would most likely be made therefrom. The I/O system (13) is provided with a Task Control Processor (21) which provides for the scheduling of the different central processors (10) for the highest priority processes to be run. When an initiate I/O operation is detected, the respective processor (10) is released from the process that it is currently running and can be assigned to the next highest priority process. When requested I/O operation has been completed, the Task Control Processor (13) is signalled so that the Task Control Processor (13) can put the requesting process back into the priority list of processes to be run by the main central processors (10).
(FR) Dans un processeur d'entrée/sortie (22) et une mémoire (12), un certain nombre de files d'attente et de blocs de commande enchaînés (IOCB1 et IOCB2) sont gérés pour chaque dispositif relié au processeur d'entrée/sortie (22). Il existe un bloc de commande pour chaque opération devant être exécutée par un dispositif particulier qui peut être un bus d'entrée/sortie (13a), une unité de commande (14) ou une unité périphérique (15). Le processeur d'entrée/sortie (22) gère une table (46) des différentes combinaisons de bus et d'unités de commande périphériques, qui peuvent être utilisées pour accéder à une unité périphérique donnée (15), et sélectionne cette combinaison avec la moindre fréquence d'emploi. Une partie de mémoire principale (12) est affectée à titre d'antémémoire unique, de sorte que, lorsque le processeur d'entrée/sortie (22) sollicite un segment de données dans une parmi plusieurs unités de disques (15), la totalité de la piste d'unité de disques (59a, b et c) étant sollicitée est enregistrée dans la partie de mémoire pricipale affectée à l'antémémoire puisque les demandes de données subséquentes seraient très probablement effectuées à partir de cette dernière. Le système d'entrée/sortie (13) est pourvu d'un processeur de commande de tâches (21) qui prévoit l'ordonnancement des différents processeurs centraux (10) en vue des opérations de la plus haute priorité à exécuter. Lorsqu'une opération d'entrée/sortie de lancement est détectée, le processeur respectif (10) est libéré de l'opération qu'il est en train d'exécuter et peut être affecté à l'opération de la plus haute priorité suivante. Lorsque l'opération d'entrée/sortie demandée a été achevée, le processeur de commande de tâches (13) en est informé de manière à lui permettre de remettre l'opération de demande dans la liste prioritaire d'opérations devant être exécutées par les principaux processeurs centraux (10).
États désignés : JP
Office européen des brevets (OEB) (AT, BE, CH, DE, FR, GB, IT, LU, NL, SE)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
EP0290533