Recherche dans les collections de brevets nationales et internationales
Certains contenus de cette application ne sont pas disponibles pour le moment.
Si cette situation persiste, veuillez nous contacter àObservations et contact
1. (WO1988003291) RESEAU LOGIQUE PROBLAMMABLE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1988/003291 N° de la demande internationale : PCT/US1987/002875
Date de publication : 05.05.1988 Date de dépôt international : 28.10.1987
Demande présentée en vertu du Chapitre 2 : 09.06.1988
CIB :
G01R 31/3185 (2006.01) ,G06F 11/27 (2006.01)
G PHYSIQUE
01
MÉTROLOGIE; ESSAIS
R
MESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31
Dispositions pour vérifier les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour l'essai électrique caractérisées par ce qui est testé, non prévues ailleurs
28
Essai de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
317
Essai de circuits numériques
3181
Essais fonctionnels
3185
Reconfiguration pour les essais, p.ex. LSSD, découpage
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
11
Détection d'erreurs; Correction d'erreurs; Contrôle de fonctionnement
22
Détection ou localisation du matériel d'ordinateur défectueux en effectuant des tests pendant les opérations d'attente ou pendant les temps morts, p.ex. essais de mise en route
26
Essais fonctionnels
27
Tests intégrés
Déposants :
SILC TECHNOLOGIES, INC. [US/US]; 34 Third Avenue Burlington, MA 01803, US
Inventeurs :
JOU, Jing-Yang; US
ROSEBRUGH, Christopher; US
Mandataire :
McCLELLAN, William, R.; Wolf, Greenfield & Sacks 600 Atlantic Avenue Boston, MA 02210, US
Données relatives à la priorité :
923,98428.10.1986US
Titre (EN) PROGRAMMABLE LOGIC ARRAY
(FR) RESEAU LOGIQUE PROBLAMMABLE
Abrégé :
(EN) Built-in self-test programmable logic arrays use a deterministic test pattern generator to generate test patterns such that each cross point in an AND-plane can be evaluated sequentially. A multiple input signature register which uses XQ + 1 as its characteristics polynomial is used to evaluate the test results, where Q is the number of outputs. The final signature can be further compressed into only ONE bit. Instead of only determining the probability of fault detection, in this scheme, the fault detection capability has been analyzed using both the stuck at fault and the contact fault model. It can be shown that all of these faults can be detected. Shorts between two adjacent lines can be detected by using NOR gates.
(FR) Des réseaux logiques programmables incorporés et auto-contrôlables utilisent un générateur de modèles déterministes de contrôle pour générer des modèles de contrôle dans lesquels chaque croisement sur un plan ET peut être évalué. Un registre de signatures à entrées multiples utilisant XQ + 1 comme polynôme caractéristique est utilisé pour évaluer les résulats du contrôle, Q étant le nombre de sorties. La signature finale peut être comprimée davantage jusqu'à un seul bit. Au lieu de simplement déterminer la probabilité de détection de défaillances, dans ce schéma, on a analysé la capacité de détection de défaillances en utilisant les modèles de défaillances dues à des blocages et à des faux contacts. On a démontré qu'on peut ainsi détecter tous ces types de défaillances. Des court-circuits entre deux lignes adjacentes peuvent être détectés en utilisant des portes NI.
États désignés : JP
Office européen des brevets (OEB) (BE, DE, FR, GB, IT)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
EP0329702