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1. (WO1987000674) MEMOIRE A CIRCUIT INTEGRE A L'ECHELLE D'UNE TRANCHE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1987/000674    N° de la demande internationale :    PCT/GB1986/000400
Date de publication : 29.01.1987 Date de dépôt international : 11.07.1986
CIB :
G11C 11/406 (2006.01), G11C 29/00 (2006.01), G11C 7/00 (2006.01), G11C 7/22 (2006.01), G11C 8/00 (2006.01), G11C 8/12 (2006.01), G11C 8/18 (2006.01)
Déposants : ANAMARTIC LIMITED [GB/GB]; Milton Hall, Milton, Cambridge CB4 4AE (GB) (Tous Sauf US).
BRENT, Michael [GB/GB]; (GB) (US Seulement).
MACDONALD, Neal [GB/GB]; (GB) (US Seulement)
Inventeurs : BRENT, Michael; (GB).
MACDONALD, Neal; (GB)
Mandataire : REDDIE & GROSE; 16 Theobalds Road, London WC1X 8PL (GB)
Données relatives à la priorité :
8517699 12.07.1985 GB
8525324 15.10.1985 GB
Titre (EN) WAFER-SCALE INTEGRATED CIRCUIT MEMORY
(FR) MEMOIRE A CIRCUIT INTEGRE A L'ECHELLE D'UNE TRANCHE
Abrégé : front page image
(EN)A wafer scale integrated circuit comprises a few hundred modules (10) which can be connected into a long chain by commands sent to the modules along a transmit path set up by way of module inputs (XINN, XINE, XINS, XINW) from neighbouring modules and outputs thereto (XOUTN, XOUTE, XOUTS, XOUTW), only one of which is enabled by one of four selection signals (SELN, SELE, SELS, SELW) acting both on transmit path logic (20) and on receive path logic (21) in a return path. Each module includes configuration logic (22) which decodes commands providing the selection signals (SELN, etc), a READ signal and a WRITE signal. The configuration logic (22) is addressed when a bit is presented thereto by the transmit path simultaneously with assertion of a signal (CMND) which is supplied globally to all modules. The address configuration logic clocks the bit along a shift register and the selected command is determined by the position of the bit at the time that the global signal (CMND) is terminated. Each module includes a memory unit (23) including a free running address counter. When the WRITE command appears a data stream on the transmit path is read into the memory. When READ appears, the contents of the memory are read out onto the return path. Memory refresh occurs conventionally under control of the free-running address counter. In order to avoid heavy current in any of the power distribution conductors on the wafer, the count cycles of the free-running address counters are staggered.
(FR)Une mémoire à circuit intégré à l'échelle d'une tranche comprend quelques centaines de modules (10) qui peuvent être connectés dans une longue chaîne par des commandes envoyées aux modules le long d'un chemin de transmission établi par des entrées de modules (XINN, XINE, XINS, XINW) à partir de modules voisins et de sorties vers ces modules (XOUTN, XOUTE, XOUTS, XOUTW), seul l'un d'eux est validé par l'un des quatre signaux de sélection (SELN, SELE, SELS, SELW) agissant à la fois sur une logique d'un chemin de transmission (20) et sur une logique d'un chemin de réception (21) dans un chemin de retour. Chaque module comprend une logique de configuration (22) qui décode des commandes fournissant les signaux de sélection (SELN, etc), un signal de LECTURE et un signal d'ECRITURE. La logique de configuration (22) est adressée lorsqu'un bit est présenté à celle-ci par le chemin de transmission simultanément avec excitation d'un signal (CMND) qui est envoyé de manière générale à tous les modules. La logique de configuration d'adresse synchronise le bit le long d'un registre à décalage et la commande sélectionnée est déterminée par la position du bit au moment où le signal globale (CMND) est terminé. Chaque module comprend une unité de mémoire (23) contenant un compteur d'adresse à déroulement libre. Lorsque la commande ECRITURE apparaît, un flot de données sur le chemin de transmission est mémorisé dans la mémoire. Lorsque la commande LECTURE apparaît, le contenu de la mémoire est extrait de la mémoire et passe sur le chemin retour. La régénération de la mémoire s'effectue d'une manière conventionnelle sous la commande du compteur d'adresse à déroulement libre. De manière à éviter la présence d'un courant fort dans l'un quelconque des conducteurs de distribution d'alimentation sur la tranche, les cycles de comptage des compteurs d'adresse à déroulement libre sont alternés.
États désignés : JP, KR, US.
Office européen des brevets (OEB) (AT, BE, CH, DE, FR, GB, IT, LU, NL, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)