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1. (WO1986003606) DISPOSITIF DE REPARTITION DE LA PRIORITE PARMI DES ORDINATEURS TRAVAILLANT DE CONCERT
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1986/003606 N° de la demande internationale : PCT/SE1985/000429
Date de publication : 19.06.1986 Date de dépôt international : 01.11.1985
CIB :
G06F 13/364 (2006.01) ,G06F 13/366 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14
Traitement de demandes d'interconnexion ou de transfert
36
pour l'accès au bus ou au système à bus communs
362
avec commande d'accès centralisée
364
utilisant des signaux indépendants de demande ou d'autorisation, p.ex. utilisant des lignes séparées de demande et d'autorisation
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14
Traitement de demandes d'interconnexion ou de transfert
36
pour l'accès au bus ou au système à bus communs
362
avec commande d'accès centralisée
366
utilisant un arbitre d'interrogation centralisé
Déposants :
TELEFONAKTIEBOLAGET L M ERICSSON [SE/SE]; S-126 25 Stockholm, SE (AllExceptUS)
KLING, Lars-Örjan [SE/SE]; SE (UsOnly)
Inventeurs :
KLING, Lars-Örjan; SE
Mandataire :
GAMSTORP, Bengt @; Telefonaktiebolaget L M Ericsson S-126 25 Stockholm, SE
Données relatives à la priorité :
8406312-212.12.1984SE
Titre (EN) ARRANGEMENT FOR APPORTIONING PRIORITY AMONG CO-OPERATING COMPUTERS
(FR) DISPOSITIF DE REPARTITION DE LA PRIORITE PARMI DES ORDINATEURS TRAVAILLANT DE CONCERT
Abrégé :
(EN) A priority apportioning arrangement for computers that contain processors of two types, a high-priority type which can determine its priority itself in relation to processors of a second low-priority type when using a common bus. The arrangement contains a first logic circuit (20) which has its first input activated on a request for access from one of the low-priority units (3a-3h), its second input activated on a request for access from the high-priority unit (1) and its third activated during the whole time the bus is used and has two outputs for assigning the bus a low-priority unit or the high-priority unit. The arrangement furthermore contains a second logic circuit (40) with two inputs, of which one senses that the high-priority unit desires access and the other senses that this access can take place with delay, the circuit also having two outputs, of which one is for indicating to the first logic circuit that the access request from the high-priority unit is present, and the other for indicating that the bus is occupied. When the input signal to the second logic circuit indicates that granting the bus to the high-priority unit can take place with delay, the arrangement has time to grant the bus to a low-priority unit, but the high-priority unit still has immediate access to the bus after termination of the task of the low-priority unit.
(FR) Dispositif de répartition de la priorité destiné à des ordinateurs renfermant des processeurs de deux types, un type prioritaire capable de déterminer lui-même sa priorité par rapport à des processeurs d'un second type non prioritaire lors de l'utilisation d'un bus commun. Le dispositif comprend un premier circuit logique (20) dont la première entrée est sollicitée lors d'une demande d'accès de la part d'une des unités non prioritaires (3a-3h), la deuxième entrée est sollicitée lors d'une demande d'accès de la part de l'unité prioritaire (1), la troisième entrée étant sollicitée pendant toute la durée d'utilisation du bus, et dont les deux sorties sont destinées à affecter le bus à une unité non prioritaire ou à l'unité prioritaire. La disposition comprend également un second circuit logique (40) avec deux entrées dont l'une détecte que l'unité prioritaire désire avoir l'accès et l'autre détecte que cet accès peut être retardé, le circuit possédant aussi deux sorties dont l'une sert à indiquer au premier circuit logique que la demande d'accès émanant de l'unité prioritaire a été faite, et l'autre sert à indiquer que le bus est occupé. Lorsque le signal d'entrée au second circuit logique indique que la concession du bus à l'unité prioritaire peut être retardée, le dispositif a le temps d'accorder le bus à une unité non prioritaire, mais l'unité prioritaire conserve l'accès immédiat au bus dès que l'unité non prioritaire a terminé sa tâche.
États désignés : AU, BR, DK, FI, JP, KR, NO, US
Office européen des brevets (OEB) (AT, BE, CH, DE, GB, NL)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)
Also published as:
FI862682NO19862764ES8702677MA20594BRPI8507112EP0205472
ES549805US4791563CA1241767PT81612KR1019870700156NZ214010
DK165077AU1985050932