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1. (WO1986003592) PORTE LOGIQUE POUVANT ETRE TESTEE ET METHODE D'ESSAI
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1986/003592 N° de la demande internationale : PCT/US1984/001926
Date de publication : 19.06.1986 Date de dépôt international : 11.12.1984
CIB :
G01R 31/3185 (2006.01)
G PHYSIQUE
01
MÉTROLOGIE; ESSAIS
R
MESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31
Dispositions pour vérifier les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour l'essai électrique caractérisées par ce qui est testé, non prévues ailleurs
28
Essai de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
317
Essai de circuits numériques
3181
Essais fonctionnels
3185
Reconfiguration pour les essais, p.ex. LSSD, découpage
Déposants :
AEROJET-GENERAL CORPORATION [US/US]; 10300 North Torrey Pines Road La Jolla, CA 92037, US
Inventeurs :
MOORE, Donald, W.; US
Mandataire :
TACHNER, Leonard; 3990 Westerly Place Suite 295 Newport Beach, CA 92660, US
Données relatives à la priorité :
Titre (EN) AMENABLE LOGIC GATE AND METHOD OF TESTING
(FR) PORTE LOGIQUE POUVANT ETRE TESTEE ET METHODE D'ESSAI
Abrégé :
(EN) A multiple input logic gate that is amenable to full testability without the "buried logic" problem of conventional VLSI logic devices and a novel dynamic test method for incresing fault-free production and simplified analysis of sub-chip faults. In one disclosed illustrative embodiment of the logic gate (20) of the invention, the device comprises a replicated, hierarchial arranged group of six two-variable input gates (10) to form a three-variable input gate and two such three input gates and associated logic control structure are provided on a single VLSI integrated circuit chip. Each two-variable input gate (12) is controlled by its own programmed logic array thereby providing a selection of any of the possible 256 Boolean functions for each of the three-variable input gates on a chip. A highly advantageous dynamic test method exploits the regular hierarchial architecture of the inventive logic gate to provide top-down evaluation of each two-variable input gate until the six-gate structure is fully tested. The test method is implemented by clocking the two-variable input gates through their respective sixteen Boolean functions sequentially and displaying a video map of gate output signals which will conform to a specified pattern when the device is fault-free.
(FR) Porte logique à entrées multiples susceptible d'être testée à fond sans le problème dit de la "logique inaccessible" posé par les dispositifs logiques conventionnels VLSI (à intégration à très grande échelle) et nouvelle méthode d'essai dynamique pour accroître la production sans défaut et analyser de manière simplifiée les défauts de sous-ensembles. Dans un mode de réalisation illustré de la porte logique (20) selon l'invention, le dispositif comprend la réplique d'un groupe hiérarchisé de six portes (10) à entrées à deux états possibles pour former une porte à entrées à trois états possibles, et on trouve deux de ces portes à trois entrées avec leur structure de commande logique sur une seule puce à circuits intégrés VLSI. Chaque porte à entrées à deux états (12) est commandée par son propre réseau logique programmé, permettant ainsi la sélection de l'une des 256 fonctions booléennes possibles pour chacune des portes à entrées à trois états sur une puce. Une méthode d'essai dynamique très judicieuse tire parti de l'architecture hiérarchique de la porte logique selon l'invention pour fournir une évaluation de haut en bas de chaque porte à entrée à deux états jusqu'à ce que la structure de six portes soit testée de manière exhaustive. La méthode d'essai est mise en oeuvre en appliquant de manière séquentielle aux portes à entrées à deux états leurs seize fonctions booléennes respectives et en affichant une topographie vidéo des signaux de sortie des portes qui seront conformes à une configuration donnée lorsque le dispositif est exempt de défauts.
États désignés : AU, JP
Office européen des brevets (OEB) (AT, BE, CH, DE, FR, GB, LU, NL, SE)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)
Also published as:
EP0204697AU1985037419