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1. (WO1985000066) CIRCUIT DE SYNCHRONISATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1985/000066    N° de la demande internationale :    PCT/JP1984/000307
Date de publication : 03.01.1985 Date de dépôt international : 13.06.1984
CIB :
G11B 20/00 (2006.01), G11B 20/10 (2006.01), G11B 20/12 (2006.01), G11B 20/18 (2006.01), G11B 27/30 (2006.01)
Déposants : SONY CORPORATION [JP/JP]; 7-35, Kitashinagawa 6-chome, Shinagawa-ku, Tokyo 141 (JP) (Tous Sauf US).
ODAKA, Kentaro [JP/JP]; (JP) (US Seulement).
FUKAMI, Tadashi [JP/JP]; (JP) (US Seulement).
OZAKI, Shinya [JP/JP]; (JP) (US Seulement)
Inventeurs : ODAKA, Kentaro; (JP).
FUKAMI, Tadashi; (JP).
OZAKI, Shinya; (JP)
Mandataire : ITO, Tei; Shinjuku Building, 8-1, Nishishinjuku 1-chome, Shinjuku-ku, Tokyo 160 (JP)
Données relatives à la priorité :
58/106257 14.06.1983 JP
Titre (EN) SYNCHRONIZING CIRCUIT
(FR) CIRCUIT DE SYNCHRONISATION
Abrégé : front page image
(EN)A data signal synchronizing circuit in which data signals are divided into groups of a predetermined number of bits, each having a synchronizing signal, any desired address signal and an error detection signal for detecting the error of this address signal, the groups of data signals being adapted to be written in a memory device in accordance with the address signals. The synchronizing circuit has a means (4) for detecting the synchronizing signal and a means (3) for detecting any error in the address signal. The synchronizing circuit further has an internal synchronizing signal generating circuit (6) and an internal address signal generating circuit (10). The internal synchronizing signal generating circuit (6) is driven when the error detecting means (3) detects judges that the address signal is correct so that the internal synchronizing signal generating circuit (6) generates an internal synchronizing signal which drives the internal address signal generating circuit (10). The address signal or the internal address signal is selectively supplied to the memory device (13) depending on whether the address signal is correct or wrong. According to the invention, it is possible to attain the synchronism correctly with a simple circuit arrangement.
(FR)Circuit de synchronisation de signaux de données dans lequel des signaux de données sont divisés en groupes d'un nombre prédéterminé de bits, possédant chacun un signal de synchronisation, tout signal d'adresse désiré et un signal de détection d'erreur permettant de détecter les erreurs dans le signal d'adresse, les groupes de signaux de données pouvant être écrits dans un dispositif de mémoire en fonction des signaux d'adresse. Le circuit de synchronisation possède un organe (4) détectant le signal de synchronisation et un organe (3) détectant toute erreur dans le signal d'adresse. Le circuit de synchronisation possède en outre un circuit générateur de signaux de synchronisation interne (6) et un circuit générateur de signaux d'adresse interne (10). Le circuit générateur de signaux de synchronisation interne (6) est mis en fonction lorsque l'organe de détection d'erreur (3) estime que le signal d'adresse est correct, de sorte que le circuit générateur de signaux de synchronisation interne (6) produit un signal de synchronisation interne qui commande le circuit générateur de signaux d'adresse interne (10). Le signal d'adresse ou le signal d'adresse interne est envoyé sélectivement au dispositif de mémoire (13) selon que le signal d'adresse est correct ou erroné. Il est ainsi possible d'obtenir une synchronisation de manière correcte et avec un circuit simple.
États désignés : AU, US.
Office européen des brevets (OEB) (AT, DE, FR, GB, NL).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)