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1. (WO1984002015) PROCEDE ET APPAREIL DE CONTROLE DU SYSTEME D"INTERCONNEXIONS INTERNES ENTRE n BORNES D"UN RESEAU ELECTRIQUE

Pub. No.:    WO/1984/002015    International Application No.:    PCT/HU1983/000056
Publication Date: 24 mai 1984 International Filing Date: 15 nov. 1983
IPC: G01R 31/04
G01R 31/28
Applicants:
Inventors:
Title: PROCEDE ET APPAREIL DE CONTROLE DU SYSTEME D"INTERCONNEXIONS INTERNES ENTRE n BORNES D"UN RESEAU ELECTRIQUE
Abstract:
Un procédé permet de contrôler un système d"interconnexions internes entre n bornes d"un réseau électrique et de stocker les résultats dans une mémoire comprenant n cellules de mémoire en déterminant l"existence ou la non existence du passage de signaux entre les bornes. Dans ce procédé, on utilise un démultiplexeur pour faire passer un signal de marquage sur une borne du réseau, ainsi qu"un multiplexeur pour détecter le passage du signal de marquage vers d"autres bornes du réseau dans des premiers cycles a, et, lorsqu"un tel passage est détecté, les positions du démultiplexeur et du multiplexeur sont stockées ensemble avec un bit dit de fermeture représentant la fin d"une série d"interconnexions et, dans des cycles ultérieurs b, la borne suivante non détectée est déterminée, puis vient ensuite un cycle a, et cette séquence continue jusqu"à ce que toutes les interconnexions du réseau soient mémorisées dans la mémoire. Dans l"appareil de mise en oeuvre du procédé, un premier générateur d"adresses (DMC) est associé au démultiplexeur (DMPX) et un second générateur (MPC) est associé au multiplexeur (MPX), et une mémoire (MEM) est utilisée pour positionner le démultiplexeur. Le positionnement du multiplexeur est mémorisé temporairement dans un registre (REG) qui est lu ultérieurement dans la mémoire. La mémoire positionne le démultiplexeur sur les bornes sélectionnées. Le positionnement de mémoire est facilité par un circuit d"adressage en mémoire (MEC). L"appareil est conçu pour fonctionner selon ce procédé et comprend une paire de comparateurs qui mémorisent des valeurs seuils utilisées pour les opérations logiques de minimalisation définissant les adresses réelles nouvelles en mémoire.