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1. (WO1983004141) STRUCTURE TRIDIMENSIONNELLE DE CIRCUIT INTEGRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1983/004141    N° de la demande internationale :    PCT/GB1983/000131
Date de publication : 24.11.1983 Date de dépôt international : 05.05.1983
CIB :
G11C 16/18 (2006.01), G11C 17/18 (2006.01), G11C 5/00 (2006.01), H01L 23/498 (2006.01), H01L 23/538 (2006.01), H01L 25/065 (2006.01)
Déposants : HARRIS, James, William [GB/GB]; (GB)
Inventeurs : HARRIS, James, William; (GB)
Données relatives à la priorité :
8213014 06.05.1982 GB
8219740 08.07.1982 GB
Titre (EN) THREE DIMENSIONAL INTEGRATED CIRCUIT STRUCTURE
(FR) STRUCTURE TRIDIMENSIONNELLE DE CIRCUIT INTEGRE
Abrégé : front page image
(EN)A number of techniques are disclosed to enable the manufacture of ultra high capacity three dimensionally arranged integrated circuits. For one embodiment these techniques may include: 1) Layer to layer power clocking. 2) Multilayering by the total vertical parallel connection of identical sections. 3) Reliable lamination of integrated circuit sections by including a "hydraulic" cushion between each section 4) with thermally resilient vertical interconection via the intermediary of a stackable semiconductor bonding tape. 5) Handling individually fragile sections by gravity control. 6) Yield enhancement by multilayering ready fabricated sections which have already passed functional test. 7) Mass vertical interconnection of semiconductor carriers by capillary action soldering from the outer segmented faces of the stack of sections and, 8) for some versions, cooling the product during use by enclosing a long string of stacked sections in a tube through which coolant fluid is pumped cyclically.
(FR)Un certain nombre de techniques sont décrites permettant la fabrication de circuits intégrés à agencement tridimensionnel de capacité ultraélevée. Dans un mode de réalisation ces techniques peuvent comprendre: 1) synchronisation de puissance d'une couche à l'autre; 2) création de couches multiples par la connexion totale verticale en parallèle de sections identiques; 3) laminage fiable de sections de circuit intégré en interposant un coussin "hydraulique" entre chaque section 4) avec une interconnexion verticale thermiquement élastique par l'intermédiaire d'une bande de liaison à semiconducteur empilable; 5) manipulation individuelle des sections fragiles par commande de gravité; 6) amélioration du rendement par la création de couches multiples utilisant des sections préfabriquées qui ont déjà réussi de tests fonctionnels; 7) interconnexion verticale à la masse de supports à semiconducteur par soudage à action capillaire depuis les faces extérieures segmentées de la pile de sections et, 8) dans quelques variantes, refroidissement du produit pendant l'utilisation en renfermant une longue chaîne de sections empilées dans un tube au travers duquel un fluide refroidisseur circule cycliquement par pompage.
États désignés : BR, GB, JP, SU, US.
Office européen des brevets (OEB) (AT, BE, CH, DE, FR, GB, LU, NL, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)