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1. (WO1983001544) SYSTEME ET STRUCTURE DE BUS DE DONNEES A HAUTE VITESSE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1983/001544 N° de la demande internationale : PCT/US1982/001481
Date de publication : 28.04.1983 Date de dépôt international : 19.10.1982
CIB :
G06F 13/40 (2006.01) ,G06F 13/42 (2006.01) ,H03F 3/45 (2006.01) ,H03K 5/02 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
38
Transfert d'informations, p.ex. sur un bus
40
Structure du bus
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
38
Transfert d'informations, p.ex. sur un bus
42
Protocole de transfert pour bus, p.ex. liaison; Synchronisation
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
F
AMPLIFICATEURS
3
Amplificateurs comportant comme éléments d'amplification uniquement des tubes à décharge ou uniquement des dispositifs à semi-conducteurs
45
Amplificateurs différentiels
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
K
TECHNIQUE DE L'IMPULSION
5
Manipulation d'impulsions non couvertes par l'un des autres groupes principaux de la présente sous-classe
01
Mise en forme d'impulsions
02
par amplification
Déposants :
ELXSI [US/US]; 3410 Central Expressway Santa Clara, CA 95051, US
Inventeurs :
McFARLAND, Harold, L., Jr.; US
LAU, Harlan; US
ROBERTS, Allen, W.; US
Mandataire :
SLONE, David, N.; Townsend and Townsend Steuart Street Tower, 20th Floor One Market Plaza San Francisco, CA 94105, US
Données relatives à la priorité :
313,52421.10.1981US
313,52521.10.1981US
Titre (EN) HIGH SPEED DATA BUS STRUCTURE AND SYSTEM
(FR) SYSTEME ET STRUCTURE DE BUS DE DONNEES A HAUTE VITESSE
Abrégé :
(EN) A high speed data bus system for communication among various functional units (10). The functional units are mounted in immediately adjacent connectors (25) on the backplane (Fig. 4) to define a populated section of effective characteristic impedance Z0' and one or two unpopulated sections of impedance Z0. A populated end of the transmission line (40) is resistively terminated with a resistance corresponding to Z0' (65) while the unpopulated end is terminated with a resistance corresponding to Z0 (67). The border between the populated and unpopulated sections is terminated with a resistance corresponding to 1/(1Z0'-1/Z0) (68), thus eliminating signal reflections. Driver gating circuitry (Fig. 9B) responsive to first and second data input signals, an enable signal, and a conditional inversion input signal performs multiple levels of gating with minimum of propagation delay. The preferred differential receiver (Fig. 10B) amplifies a relatively low level differential input signal and performs an exclusive OR function with a conditional inversion signal. To implement the indivisibility of transfers the control logic for each port includes screening circuitry (190) responsive to the state of the port's buffers (180), and further responsive to flags from the functional unit for selectively accepting or rejecting bus information, and further includes screening constraint circuitry (230) ensure that the port accepts all or none of the information that makes up the transfer. Depending on the flag, the rejection may be total, or may apply only to a designated class of transfers.
(FR) Un système de bus de données à haute vitesse permet d'assurer une communication entre plusieurs unités fonctionnelles (10). Les unités fonctionnelles sont montées dans des connecteurs immédiatement adjacents (25) sur l'arrière plan (Fig. 4) pour définir une section peuplée ayant une impédance caractéristique effective ZO' et une ou deux sections non peuplées d'impédance ZO. Une extrémité peuplée de la ligne de transmission (40) se termine par une résistance correspondant à ZO' (65) tandis que l'extrémité non peuplée se termine par une résistance correspondant à ZO (67). Le bord entre les sections peuplées et non peuplées se termine par une résistance correspondant à 1/(1ZO'-1/ZO) (68), éliminant ainsi les réflexions des signaux. Un circuit d'attaque de portillonnage (Fig. 9B) sensible à des premiers et des seconds signaux d'entrée de données, à un signal de validation, et à un signal d'entrée d'inversion conditionnelle effectue des niveaux multiples de portillonnage avec un minimum de temporisation de propagation. Le récepteur différentiel préférentiel (Fig. 10B) amplifie un sygnal d'entrée différentiel de niveau relativement faible et effectue une fonction OU-exclusif avec un signal d'inversion conditionnel. Pour mettre en application l'indivisibilité des transferts, la logique de commande pour chaque point d'accès comprend un circuit de filtrage (190) sensible à l'état des tampons des points d'accès (180) et sensible aussi aux indicateurs provenant de l'unité fonctionnelle pour accepter ou rejeter de manière sélective les informations du bus, et comprend en outre un circuit de contrainte de filtrage (230) pour s'assurer que le point d'accès accepte toutes les informations ou aucune des informations qui constituent le transfert. En fonction de l'indicateur, le rejet peut être total, ou peut s'appliquer uniquement à une classe désignée de transferts.
États désignés : AT, AU, BR, CH, DE, DK, FI, GB, JP, NL, NO, SE, SU
Office européen des brevets (OEB) (AT, BE, CH, DE, FR, GB, LU, NL, SE)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
EP0091488AU1983010130