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1. (WO1983001523) MEMOIRE DE CORRECTION D'ERREURS AVEC FAIBLE OCCUPATION DE POSITIONS MEMOIRE ET MECANISME DE CORRECTION RAPIDE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1983/001523 N° de la demande internationale : PCT/US1982/001432
Date de publication : 28.04.1983 Date de dépôt international : 01.10.1982
CIB :
G06F 11/10 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
11
Détection d'erreurs; Correction d'erreurs; Contrôle de fonctionnement
07
Réaction à l'apparition d'un défaut, p.ex. tolérance de certains défauts
08
Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p.ex. en utilisant des codes de contrôle
10
en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p.ex. contrôle de parité, exclusion des 9 ou des 11
Déposants :
BURROUGHS CORPORATION [US/US]; Burroughs Place Detroit, MI 48232, US
Inventeurs :
OSMAN, Fazil, I.; US
Mandataire :
CHUNG, Edmund, M.; Burroughs Corporation Burroughs Place, 4B232 Detroit, MI 48232 @, US
Données relatives à la priorité :
310,46113.10.1981US
Titre (EN) ERROR-CORRECTING MEMORY WITH LOW STORAGE OVERHEAD AND FAST CORRECTION MECHANISM
(FR) MEMOIRE DE CORRECTION D'ERREURS AVEC FAIBLE OCCUPATION DE POSITIONS MEMOIRE ET MECANISME DE CORRECTION RAPIDE
Abrégé :
(EN) In the disclosed error-correcting memory, data bits are stored in a plurality of memory arrays (A1...Ax+1). Each of said arrays have their memory cells arranged in rows (R1...Rm) and columns, (C1...Cn+1) and a word of said data bits is read by simultaneously selecting one cell at any one row-column pair in every array of said plurality. Every row of each array of said plurality includes a means for storing at least one code bit computed from the data bits in the corresponding row. A plurality of checking means (RPC1...RPCx+1) respectively coupled to said plurality of arrays for receiving and checking all of the data bits and code bits in the row in its corresponding array from which said one cell is selected to form said word. And an additional memory array means (Ax+1) contains memory cells arranged in rows and columns for storing a parity bit at each row-column pair computed from the word of data bits in said plurality of arrays at the corresponding row-column pair.
(FR) Dans la mémoire de correction d'erreurs ci-décrite les bits de données sont stockées dans une pluralité de circuits de mémoire (A1...Ax+1). Chacun de ces circuits possède ses cellules de mémoire disposées en rangées (R1...Rm) et en colonnes (C1...Cn+1) et un mot de ces bits de données est lu en sélectionnant simultanément une cellule à chaque paire rangée-colonne dans chaque circuit de la pluralité. Chaque rangée de chaque circuit de ladite pluralité comprend un organe de stockage d'au moins un bit de code calculé à partir des bits de données dans la rangée correspondante. Une pluralité d'organes de contrôle (RPC1...RPCx+1) sont couplés respectivement à cette pluralité de circuits de manière à recevoir et à contrôler tous les bits de données et les bits de codes dans la rangée dans le circuit correspondant à partir duquel la cellule sélectionnée doit former ledit mot. Un circuit de mémoire supplémentaire (Ax+1) contient des cellules de mémoire disposées en rangées et en colonnes et permettant de stocker un bit de parité à chaque paire rangée-colonne calculée à partirdu mot de bits de données dans la pluralité de circuits à la paire rangée-colonne correspondante.
États désignés : JP
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
JPS58501791