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1. (WO1982002277) CELLULE DE MEMOIRE RAM STATIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1982/002277    N° de la demande internationale :    PCT/US1980/001725
Date de publication : 08.07.1982 Date de dépôt international : 24.12.1980
CIB :
G11C 11/412 (2006.01)
Déposants : MOSTEK CORPORATION [US/US]; 1215 West Crosby Road, Carrollton, TX 75006 (US) (Tous Sauf US).
LARSON, David, Nathaniel [US/US]; (US) (US Seulement)
Inventeurs : LARSON, David, Nathaniel; (US)
Mandataire : MYRICK, Ronald, E.; 1215 West Crosby Road, Carrollton, TX 75006 @ (US)
Données relatives à la priorité :
Titre (EN) STATIC RAM MEMORY CELL
(FR) CELLULE DE MEMOIRE RAM STATIQUE
Abrégé : front page image
(EN)A memory cell (10) for storing data having a data line (12) and a bit enable line (16) for receiving control signals. First and second signal lines (24, 26) receive control signals. A first transistor (14) is interconnected to the data line (12) and to the bit enable line (16). A second transistor (20) is connected to the first transistor (14) and to the first control line (24). A third transistor (22) is connected to the first transistor (14) and to the second control line (26). A first inverter (30) is interconnected to the second transistor (20) to form a first node (34) and to the third transistor (22) to form a second node (36). A second inverter (32) is interconnected between the first node (34) and the second node (36).
(FR)Cellule de mémoire (10) de stockage de données ayant une ligne de données (12) et une ligne de validation de bits (16) pour la réception de signaux de commande. Une première et une seconde lignes de signaux (24, 26) reçoivent des signaux de commande. Un premier transistor (14) est interconnecté sur la ligne de données (12) et sur la ligne de validation de bits (16). Un second transistor (20) est connecté au premier transistor (14) et à la première ligne de commande (24). Un troisième transistor (22) est connecté au premier transistor (14) et à la seconde ligne de commande (26). Un premier inverseur (30) est interconnecté avec le second transistor (20) pour former un premier noeud (34) et avec le troisième transistor (22) pour former un second noeud (36). Un second inverseur (32) est interconnecté entre le premier noeud (34) et le second noeud (36).
États désignés : GB, JP, US.
Office européen des brevets (OEB) (AT, CH, DE, FR, GB, LU, NL, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)