WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO1982000741) CIRCUIT LOGIQUE SYNCHRONISE A IGFET
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1982/000741    N° de la demande internationale :    PCT/US1981/001015
Date de publication : 04.03.1982 Date de dépôt international : 30.07.1981
CIB :
H03K 19/017 (2006.01), H03K 19/096 (2006.01)
Déposants : WESTERN ELECTRIC COMPANY, INC.
Inventeurs :
Données relatives à la priorité :
Titre (EN) CLOCKED IGFET LOGIC CIRCUIT
(FR) CIRCUIT LOGIQUE SYNCHRONISE A IGFET
Abrégé : front page image
(EN)A clocked IGFET serial decoder circuit has a precharge transistor (Q1) with its conduction channel connected between a VDD supply and an output terminal, a string of transistors (Q2-Q5)with their conduction channels connected in series between the output terminal and a switch ground node (104) and a ground switch transistor (Q6) with its conduction channel connected between the switch ground node and a VSS supply. The gates of the transistors of the string receive input signals from clocked input buffers (207-210) which bias the gates at VDD during the precharge interval when the precharge transistor is ON and the ground switch transistor is OFF. This allows the parasitic capacitances (C2-C4) at the junctures of the transistors in the string to become substantially charged during the precharge interval and thus prevent rapid charge sharing at the output terminal when the circuit is enabled.
(FR)Un circuit de decodage seriel synchronise a IGFET possede un transistor de precharge (Q1) avec son canal de conduction connecte entre une alimentation VDD et un terminal de sortie, une chaine de transistors (Q2-Q5) avec leurs canaux de conduction connectes en serie entre le terminal de sortie et un noeud de commutation de mise a la masse (104) et un transistor de commutation de mise a la masse (Q6) avec son canal de conduction connecte entre le noeud de commutation de mise a la masse et une alimentation VSS. Les portes des transistors de la chaine recoivent des signaux d'entree provenant des tampons synchronises d'entree (207-210) qui polarisent les portes en VDD pendant l'intervalle de precharge lorsque le transistor de precharge est active et le transistor de commutation de mise a la masse est desactive. Ceci permet aux capacites parasites (C2-C4) aux jonctions des transistors de la chaine de se charger substantiellement pendant l'intervalle de precharge, ce qui empeche un partage rapide de la charge au terminal de sortie lorsque le circuit est mis hors service.
États désignés :
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)