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1. (WO1981002217) CELLULE DE MEMOIRE MOS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1981/002217    N° de la demande internationale :    PCT/US1980/000509
Date de publication : 06.08.1981 Date de dépôt international : 05.05.1980
CIB :
G11C 11/402 (2006.01), G11C 11/412 (2006.01), H01L 27/108 (2006.01), H03K 3/356 (2006.01)
Déposants :
Inventeurs :
Données relatives à la priorité :
117223 31.01.1980 US
Titre (EN) MOS MEMORY CELL
(FR) CELLULE DE MEMOIRE MOS
Abrégé : front page image
(EN)Integrated circuit memory cell (10) having a bit line (12), a word line (14) and a cell voltage supply (26). The integrated circuit memory cell (10) includes a first clock line (34) and a second clock line (36). A first transistor (20) is interconnected to the bit line (12) and the word line (14) for providing access to the memory cell (10). A second transistor (22) is interconnected to the cell voltage supply source (26) and to the first transistor (20) thereby defining a first node (S). The second transistor (22) provides a charging path from the cell voltage supply source (26) to the first node (S). A capacitor (30) is provided and interconnects the first clock line (34) and the second transistor (22). The interconnection between the capacitor (30) and the second transistor (22) defines a second node (K). The capacitor (30) provides a coupling path between the first clock line (34) and the second node (K) for conditionally supplying a voltage from the first clock line (34) to the second node (K) to render voltage at the second node (K) higher than the cell voltage supply source (26). A third transistor is provided for the memory cell (10) and is interconnected to the first node (S) and the second node (K) and the second clock line (36). The third transistor (24) provides a charging path between the second clock line (36) and the second node (K) for conditionally maintaining a voltage at the second node (K).
(FR)Une cellule de memoire a circuits integres (10) possede une ligne de bits (12) une ligne de mots (14 et une alimentation de tension de cellule (26) La cellule de memoire a circuits integres (10) comprend une premiere ligne d"horloge (34) et une seconde ligne d"horloge (36). Un premier transistor (20) est interconnecte a la ligne de bits (12) et a la ligne de mots (14) pour assurer l"acces a la cellule de memoire (10). Un second transistor (22) est interconnecte a la source d"alimentation de tension de la cellule (26) et au premier transistor (20) definissant ainsi un premier noeud (S). Le second transistor (22) etablit un chemin de charge depuis la source d"alimentation de tension de la cellule (26) vers le premier noeud (S). Un condensateur (20) est prevu et etablit l"interconnexion entre la premiere ligne d"horloge (34) et le second transistor (22). L"interconnexion entre le condensateur (20) et le second transistor (22) definit un second noeud (K). Le condensateur (30) etablit un chemin d"accouplement entre la premiere ligne d"horloge (34) et le second noeud (K) pour assurer l"alimentation conditionnelle d"une tension depuis la premiere ligne d"horloge (34) au second noeud (K) pour faire en sorte que la tension au second noeud (K) soit superieure a la source d"alimentation de tension de la cellule (26). Un troisieme transistor est prevu pour la cellule de memoire (10) et est interconnecte au premier noeud (S) et au second noeud (K), et a la seconde ligne d"horloge (36). Le troisieme transistor (24) etablit un chemin de charge entre la seconde ligne d"horloge (36) et le second noeud (K) pour assurer le maintien conditionnel d"une tension au second noeud (K).
États désignés :
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)