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1. (WO1981000641) SYSTEME DE CORRECTION D"ERREURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1981/000641    N° de la demande internationale :    PCT/JP1980/000199
Date de publication : 05.03.1981 Date de dépôt international : 29.08.1980
CIB :
G06F 11/10 (2006.01), G11C 29/00 (2006.01)
Déposants :
Inventeurs :
Données relatives à la priorité :
79/111152 31.08.1979 JP
Titre (EN) ERROR CORRECTION SYSTEM
(FR) SYSTEME DE CORRECTION D"ERREURS
Abrégé : front page image
(EN)Error correction system in which a (n + 1) bit error including software and hardware errors is shifted down in level to a n-bit error. The error correction system (12), which is disposed between a memory (11) and a CPU (13), comprises an alternate bit memory (121), an ECC (error correction code) logic circuit (122), a switching circuit (123), and a correction control circuit (124). The ECC logic circuit (122) is adapted to detect the occurrence of software and hardware errors. If a hardware error occurs in the memory (11), the defective memory cell located in the memory (11) is switched over to the alternate bit memory (12) by the switching circuit (123). Data to be stored in the alternate bit memory (121) is validated by the circuits (122), (123) and (124). The above arrangement allows a reduction in level with respect to a multi-bit error.
(FR)Dans un systeme de correction d"erreurs, une erreur de (n+1) bits comprenant des erreurs "logiciel" et "hardware" est ramenee au niveau d"une erreur de n-bits. Le systeme de correction d"erreurs (12) qui est dispose entre une memoire (11) et une unite centrale de traitement (13) (CPU), comprend une memoire de bits alternative (121), un circuit logique de codes de correction d"erreurs (ECC) (122), un circuit de commutation (123), et un circuit de commande de correction (124). Le circuit logique (ECC) (122) est conu pour detecter les erreurs logiciel et "hardware". Si une erreur "hardware" se produit dans la memoire (1), la cellule de memoire defectueuse situee dans la memoire (11) est commutee sur la memoire de bits alternative (12) par le circuit de commutation (123). Les donnees a memoriser dans la memoire de bits alternative (121) sont validees par les circuits (122, 123, 124). Le dispositif decrit ci-dessus permet une reduction du niveau par rapport a une erreur multibits.
États désignés :
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)