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1. (WO1980001859) CIRCUIT INTEGRE SEMI-CONDUCTEUR ET METHODE POUR SON CABLAGE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/1980/001859 N° de la demande internationale : PCT/JP1980/000025
Date de publication : 04.09.1980 Date de dépôt international : 22.02.1980
CIB :
G06F 17/50 (2006.01) ,H01L 27/02 (2006.01) ,H03K 19/173 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
17
Equipement ou méthodes de traitement de données ou de calcul numérique, spécialement adaptés à des fonctions spécifiques
50
Conception assistée par ordinateur
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
K
TECHNIQUE DE L'IMPULSION
19
Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion
02
utilisant des éléments spécifiés
173
utilisant des circuits logiques élémentaires comme composants
Déposants :
Inventeurs :
Données relatives à la priorité :
79/2228927.02.1979JP
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT AND WIRING METHOD THEREFOR
(FR) CIRCUIT INTEGRE SEMI-CONDUCTEUR ET METHODE POUR SON CABLAGE
Abrégé :
(EN) A large scale integrated circuit and a wiring method therefore, wherein use is made of a grid method which comprises partitioning a layout space into a lattice pattern by vertical and horizontal lines which are spaced apart by a distance which is greater than a length corresponding to a minimum dimension that can be patterned by a manufacturing process, drawing wire routing patterns onto the vertical and horizontal lines for interconnection among layout unit cells, and then forming wires according to the wire routing patterns. The spacing distance (d) of vertical and horizontal lines in grid (10) is designed to be shorter than wiring pitches on multi-wiring layers, i.e., to have a length of the greatest common measure to the minimum wiring pitch in each wiring layer. Onto the vertical and horizontal lines, which have the same spacing distance as above-mentioned, are drawn vertical and horizontal wire routing patterns (3, 4, 5). Since the longitudinal and lateral lengths of each cell are integral multiples of the spacing distance (d) in grid (10), terminals of each cell are positioned within a tolerable range for wiring.
(FR) Dans un circuit integre a grande echelle on utilise comme methode de cablage une methode a grille qui consiste a diviser un espace en un treillage par des lignes verticales et horizontales qui sont espacees d"une distance superieure a une longueur correspondant a une dimension minimum pouvant etre obtenue par un procede de fabrication, a dessiner des configurations d"acheminement des fils sur les lignes verticales et horizontales pour l"interconnection des cellules du trace puis a former des fils en fonction des modeles ou configurations d"acheminement des fils. La distance d"espacement (d) des lignes verticales et horizontales dans la grille (10) est plus courte que les hauteurs de cablage de multi-couches de cablage, c"est-a-dire pour avoir une longueur de la mesure moyenne la plus grande par rapport a la hauteur minimum de cablage dans chaque couche de cablage. Des configurations d"acheminement de fil vertical et horizontal (3, 4, 5) sont tracees sur les lignes verticales et horizontales qui possedent la meme distance d"espacement que mentionne ci-dessus. Etant donne que les longueurs longitudinales et laterales de chaque cellule sont des multiples entiers de la distance d"espacement (d) dans la grille (10), les bornes de chaque cellule sont positionnees dans une plage correspondant aux tolerances du cablage.
États désignés :
Langue de publication : Japonais (JA)
Langue de dépôt : Japonais (JA)
Également publié sous:
EP0026233US4412240