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1. (WO1980000761) SYSTEME DE MEMOIRE A SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1980/000761    N° de la demande internationale :    PCT/JP1979/000235
Date de publication : 17.04.1980 Date de dépôt international : 04.09.1979
CIB :
G11C 11/411 (2006.01), H01L 27/102 (2006.01)
Déposants :
Inventeurs :
Données relatives à la priorité :
78/128601 20.10.1978 JP
Titre (EN) SEMICONDUCTOR MEMORY DEVICE
(FR) SYSTEME DE MEMOIRE A SEMI-CONDUCTEUR
Abrégé : front page image
(EN)A semiconductor memory device comprising: a first transistor (TR1) with its emitter grounded, a second transistor (TR2) with its emitter grounded and its collector and base interconnected respectively with the collector and base of the first transistor (TR1), a data line (DL), and a third transistor (TR3) with its emitter-collector path being connected between said data line (DL) and the base of the second transistor (TR2) respectively. The semiconductor memory device is further provided with a fourth transistor (TR6), the base of which is connected to the collector of the second transistor (TR2) and a fifth transistor (TR7), the collector-emitter path of which is connected between the base of the fourth transistor (TR6) and the column selecting line. Data are written in through the data line (DL) and the third transistor (TR5) whereas stored data are read out from the collector of the fourth transistor (TR6) depending on the conductive state of the second transistor (TR2).
(FR)Un dispositif de memoire a semi-conducteur comprenant: un premier transistor (TR1) avec son emetteur mis a la terre, un second transistor (TR2) avec son emetteur mis a la terre et son collecteur et sa base interconnectes respectivement avec le collecteur et la base du premier transistor (TR1), une ligne de donnees (DL), et un troisieme transistor (TR3), son cheminement emetteur-collecteur etant relie entre ladite ligne de donnees (DL) et la base du second transistor (TR2) respectivement. Le dispositif a memoire a semi-conducteur est en plus pourvu d"un quatrieme transistor (TR6) dont la base est reliee au collecteur du second transistor (TR2) et un cinquieme transistor (TR7), le cheminement collecteur-emetteur duquel est relie entre la base du quatrieme transistor (TR6) et une ligne de selection de colonne. Les donnees sont inscrites au travers de la ligne de donnees (DL) et le troisieme transistor (TR5), tandis que les donnees stockees sont lues a partir du collecteur du quatrieme transistor (TR6) dependant de l"etat de conductivite du second transistor (TR2).
États désignés :
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)