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1. (WO1980000626) SYSTEME DE TRAITEMENT DE DONNEES COMPRENANT DES CIRCUITS DE DETECTION ET DE CORRECTION D"ERREURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/1980/000626    N° de la demande internationale :    PCT/US1979/000669
Date de publication : 03.04.1980 Date de dépôt international : 27.08.1979
CIB :
H03M 13/19 (2006.01)
Déposants :
Inventeurs :
Données relatives à la priorité :
939298 01.09.1978 US
Titre (EN) DATA PROCESSING SYSTEM HAVING ERROR DETECTION AND CORRECTION CIRCUITS
(FR) SYSTEME DE TRAITEMENT DE DONNEES COMPRENANT DES CIRCUITS DE DETECTION ET DE CORRECTION D"ERREURS
Abrégé : front page image
(EN)A data processing system (10) implemented in LSI includes a plurality of identical error detection and correction (EDC) circuits (30a-f) operating either in an error correction code (ECC) mode by generating ECC parity bits, or a byte parity mode by generating or checking byte parity bits. In operation in an ECC mode, the EDC circuit (30a) generates ECC check bits for storage in association with a data word being stored in a memory (14). When a data word is fetched from the memory (14) the fetched check bits are compared with check bits generated by the EDC circuit (30a) in an error control circuit (36) to provide syndrome bits. For a single error the syndrome bits cause the provision of an enable signal to that one of a plurality of memory interface circuits (13a-d) containing the error, all the interface circuits (13a-d) being provided with identical syndrome bits identifying a bit position within the interface circuit. The EDC circuits (30) may be used individually with a 32 bit data bus or may be combined for use with a 64 bit data bus.
(FR)Un systeme de traitement des donnees (10) LSI (integration a grande echelle) comprend une pluralite de circuits identiques de detection et de correction d"erreurs (EDC) (30a-f) fonctionnant soit dans un mode a code de correction d"erreurs (ECC) en produisant des bits de parite ECC, soit dans un mode de parite byte en produisant ou verifiant les bits des bytes de parite. Dans un mode de fonctionnement ECC, le circuit EDC (30a) produit des bits de controle ECC stockes en association avec un mot le donnees dans une memoire (14). Lorsqu"un mot de donnees est extrait de la memoire (14), les bits de controle extraits sont compares aux bits de controle produits par le circuit EDC (30a) dans un circuit de commande d"erreurs (36) pour donner des bits syndrome. Pour une erreur, les bits syndrome envoient un signal de validation au circuit contenant l"erreur, circuit faisant partie d"une pluralite de circuits d"interface de memoire (13a-d), tous les circuits d"interface (13a-d) etant pourvus de bits syndrome identiques identifiant une position byte dans le circuit d"interface. Les circuits EDC (30) peuvent etre utilises individuellement avec un bus de donnees de 32 bits ou peuvent etre combines pour etre utilises avec un bus de donnees de 64 bits.
États désignés :
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)