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1. WO1979000461 - CIRCUITS INTEGRES A SEMI-CONDUCTEURS MIS COMPLEMENTAIRES

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"§¾ - '-—- '-一 -細一 - " "* >書~——一-発明の名称 , 半導体装置 - . . : · ' ' · , : 技術分野 - , 本発明は半導体装置、 特に半導体基板の横 :方向 び縦方向.に沿って配列される酸化金属半導体.:ト ラ ジ スタの如き多数の大規模'集積化 CMI S (相補型金属 絶縁半導体 )トランジスタから ¾ る半導体装置に関 "3 る。

冃 示

近年、 製造コ スト及び製造時間を増大させ一る こ一と ^ ¾ しに多品種少量生産に適する大規模集積半導体装 置を製造する ことの要求が高まっている 。 この要求 に応えて、 いわゆる マ スタ .一スライス半導体装置が 提案され _た。マスタ一スライス半導.体装還-は., 凰,知 の様に、 単一の半導体基板上に初めに多数の基本セ ルが形成されるが、 基本セ ル間ある いは各基本^ ノレ 内の配線は形成され い。 基本セルの各-々は、通常 トラン スタ、抵抗等の基本素子か ら構成 ¾れる 。1 こ の様 基本'セルのみか らなる単一の半導 ::装置は: 大量生産向き であ る。このマスタ一スライ' ズ ; '半導体; 装置を大量生産 した後、 所望の機能回路の品種に応 じ、 特定の配線用マ ス クを用いて基本セ ル間お び. 各基本セ ル内の所定の配線を形成する 。

マ スタースライス半導体装置では、それぞれトラ

ン ジスタ、. 抵抗等からなる基本セルが予め半導体基 板内に大量生産されているので、 所望の機能回路を 得るべき必要性が生ずる毎に、 単に所定の配線を形 成すべき 特定の配線マ スクを用意するだけで所望の 装置を完成でき るので、 従って製造時間の短縮を図 る こと:^できる。さらに、大量生産された基本セル は、' 各種の機能回路の ずれを完成するに も共通に 使用でき るので、 製造 ストの低減をも図ること.か でき る。加えて、マスタ一スライス半導体装置にお いては、 多数の基本セ ルが半導体基板の行方向及び 列方向に沿って規則的に配列され標準化されたマ ト リ クス ' ハ°ターンを ¾すので、電子計算機を利用 し た配線の 自動化が非常に簡単に行える。

上記のマ ス タ一スライス半導体装置は、例えばァ ィ ' エス ' エス ' シ一 ' シー 78Z水曜、 2 月 1 5 日、 1 9 7 8 / コンチネンタノレポ一ノレノレ一ム 4-5/4: 15 ヒ0 — · ェム( ISSCC 78/WEDNESDAY 、 FEBRUARY 1 5、 1 9 7 8 /CONTINENTAL BALLROOM 4 -5/4 : 1 5 PM )及 びア イ · エス · エス · シー · シ一 78ノ水曜、 2 月 1 5 日ヽ - 1· .9 7 8 / コンチネンタノレポ一ノレノレ一ム " 4- 5 テ ィ一 · エッチ · エー · ェム 9. 2 ( ISSCC 78/WEDNESDAY 、 February 15、 1978/C ONT I NEN AL BALLROOM 4 - 5 /THAM 9.2 ) の報告書に示されている 。 一般に、 マスタ一スライス半導体装置はいくつかの 欠点を有している 。第 1 の欠点は高密度の集積化が ο: :

図れ いこ とである。そ'の理由は、各基本セ ルが行

方向に沿った空領域と列方向に沿った空領域に よつ

て相互に隔絶されて基板上に分散せ しめ られている

力 らである。第 2 の欠点は、配線群が基板上に均一

して布設でき ないこ とである。その理由は、 第 1 に

配線が前.記空領域に沿ってのみなされる こ とであ ]? 第 2 にたとえ未使用の基本セ ルであっても 該未使用

の基本セ ル上に配線を行 う ことが不可能だからで.

ある 。その他の欠点は、 配線密度が前記空領域のあ

る部分で非常に高 くるって しまうことである。その

理由は、 各基本セ ルが唯一つの入力端子電極と 出力

端子電極しか備えてい いか らである。前述の様に

一般のマ ス タ一スライス半導体装置は、配線の布設

に柔軟性がな く、又基本セルを高集積化する能力に

も欠けている 。

発明の開示

本発明の 目 的は従来のマ スタ一スライス半導体装

置が有する上記の欠点を有しない半導体装置を提供

する ことであ ]? 、従つて配線の布設に関 して高い柔

軟性を持つ ことが容易と る と共に基本セ ルの高密

度 実装を可能とする半導体装置を提供する ことを

目 的とするものである o

本発明に よれば、 多数の基本セ ルを具備 した半導

体装置が提供され、 こ こに多数の基本セ ル アレイが

基板の行方向に沿つて配列され、 多数の該行は基板

、、

、 7 0、, * '、シ- の列方向に沿って配列される と共に隣接列間には空 領域が形成される。 各基本セ ルは、 第 1 および第 2 P - チャネル MI S トランジスタおよび、第 1 および 第 2 N - チャネル MI S トランジスタカらるる。第 1 P - チャネルおよび第 1 N - チャネル MI S トラン ス タの ゲートは、第 1 の単一共通ゲートを形成し —方第 2 P - チャネルおよび第 2 N - チャネル MI S トランヅスタの両ゲ一トは、第 2 の単一共通ゲ一ト を形成する 。両第 1 P - チヤネ および第 2 P - チ ャ ネル MI S トランヅスタのソースまたはドレインは 第 1 の単一共通 ソースまたはドレインを形成し、一 方両第 1 N - チャネルおよび第 2 N - チャネル MI S トラン スタのソースまたはドレインは第 2 の単一 共通ソ 一スまたはドレインを形成する。第 1 および 第 2 の単一共通ゲー トの各々は、 各列の両端の側に 2 つの端子電極を有 し、 そして当該列の中央に中央 端子電極を有する 。さらに、各基本セルの各々は、 各列の両端間に伸びる小空領域を含み、 該小空領域 は行方向に沿った配線の布設領域と して利用する こ とができ る。

図面の簡単な説明

第 1 図は、本発明に基づ く、基本セルの回路図 ; 第 2 図は、本発明に基づ く、半導体基板上に形成 された基本セ ルの平面図 ;

第 3 図は第 2 図に示した基本セ ルの線 3 - 3 から

みた断面図 ;

第 4 図は第 2 図に示 した基本セ ルの線 4 一 4 から みた断面図 ;

第 5 図は、本発明に基づ く、半導体チ ップ上の基 本セ ルの特別 配列を示す平面図 ;

第 6 図.は第 5 図中一点鎖線で包囲 した部分の半導 体チ ップを拭大 して示す平面図 ;

第 7 図は、本発明に基づ く、半導体チ ップ上に布 設される配線の構成の一部を示す平面図 ;

第 8 図は第 7 図の線 8 - 8 からみた断面図 ; 第 9 図は、本発明に基づ く、基本セル上に布設さ れた電源線を示す平面図 ;

第 1 0 図は 2入力 NAND 回路の論理記号図 ; . 第 1 1 図は CMI S トランジスタのみ:^ らなる NAND 回路の構成を示す回路図 ;

第 1 2 図は 、本発明に基づ く、 NAND 回路を形成す べき基本セ ノレと配線の構成を示す平面図 ;

第 1 3 図は D 型フリップ■フロップの論理記号図 第 1 4 図は CMI S トランジスタのみ:^ らる D 型フ リ ツフ。 ' フロップの構成を示す回路図;

第 1 5 図は 、本発明 に基づく、 D 型フリップ . フ D ップを形成すべき基本セ ル と配線の構成を示す平 面図 ;

第 1 6 図は 、本発明に基づ く、基本セルアレイ上 に形成される機能回路の配列を図解的に示す図 ;

第 1 7 図は、本発明に基づ く、基本セルアレイ上 に搭載された均圧線の構成を示す平面図 ;

第 1 8 図は第 1 7 図に示した周縁領域 1 7 5 上に 形成される回路部分を図解的に示す平面図 ;

第 1 9 図は基本セ ル上に搭載される金属層の平面 図そある 。

発明を実施するための最良の形態

以下添付図面を参照 しながら本発明の好実施例を' 説明する 。

第 1 図において、 本発明の基本セ ル回路は 2 対の

CMIS トランジスタカらなる。すなわち、第 1 P - チ ャ ネル MIS トランジスタ 1 1 P 、第 I N - チャネル MIS トラン スタ 1 1 N、第 2 P - チャネル MIS ト ラ ンジスタ 1 2 P および第 2 N - チャネル MIS トラ ン ジスタ 1 2 N である。トランジスタ I I P および 1 1 Nの各ゲー トは相互に接続される 。 その共通接 続ゲー ト端子は参照番号 1 3 で示される。 同様に、 トランジスタ 1 2 P および 1 2 N の各ゲ一トは相互 に接続される。 その共通接続ゲー ト端子は参照番号 1 4 で示される。 さ らに、トランジスタ I I P のソ — スまたは ドレインのいずれ力とトラン、クスタ 12P の ソースまたはドレインのいずれかとは相互に接合 され、 共通端子 1 5 に接続される 。同様に、 トラン 、ジスタ 1 1 N のドレインまたはソースのいずれ力と トラン、クスタ 1 2 N のソースまたはドレインのいず

υ'く -',:し ο.ν.

0

れかとは相互に接合され、 共通端子 1 6 に接続され

o

第 1 図に示した回路構成を有する基本セ ルは種 々 の手法で半導体基板上に形成され得る 。本発明に基 づ く基本セルの新規 形成手法は第 2 図において明 ら となる。なお、第 2 図中の種々のハ ッチングは 断面領域を示すも のではな く、各領域を区分して示 すための ものである ことに注意されたい。

第 2 図において、 参照番号 2 0 は N型半導体基板 を表わす。 基板 2 0 は、もし必要なら、 P 型半導体 基板であって も良い。基板 2 0 において、 P - ゥェ ル 2 1 が形成される。 P - ゥエル 2 1 内において、 点線 1 1 N'は、第 1 図の N - チャネルトランジスタ

1 1 N を形成すべき 領域を規定する 。 同様に、点線

1 2 N'は、第 1 図の N - チャネルトランジスタ 1 2N を形成すべき領域を規定する 。一方、基板 2 0 内に おいて、 点線 1 1 Ρ'および 1 2 は、 それぞれ第 1 図の Ρ - チャネルトランジスタ 1 1 P および 1 2 Ρ を形成すべき領域を規定する。 点線 1 1 で包囲さ れた領域内で、 領域 2 2 Νおよび 2 3 Νは トランジ ス タ 1 1 Nのソースおよびドレインを表わす。点線

1 2 で包囲された領域内で、 領域 2 4 Νおよび

2 3 Νは トランジスタ 1 2 Νのソースおよびドレイ ン を表わす。 従って、 領域 2 3 Νは両 トラン 'クスタ

1 1 N および 1 2 Ν によって共通に占有される。 こ

くこ!ひ- OiV.FI れ らの領域 2 2 N , 2 3 Ν および 2 4 Νは全て Ν+ -領域であ る 。

点線 1 1 ^で包囲された領域内にお て、領域

2 2 Ρ および 2 3 Ρ はトランジスタ 1 1 Ρ のソース お よびドレインを表わす。点線 1 2 で包囲された 領域内において、 領域 2 4 Ρ および 2 3 Ρ はトラン ジ スタ 1 2 Ρ のソースおよびドレインを表わす。従 つて領域 2 3 Ρ は両 トランジスタ 1 1 Ρ および 1 2P に よって共通に 占有される 。これ'らの領域 2 2 Ρ , 2 3 Ρ および 2 4 Ρ は全て Ρ + - 領域である。

参照番号 2 5 は第 1 ゲートであ ]? 、これは両トラ ン ジスタ 1 1 Ν および 1 1 Ρ の単一の共通ゲ一トで あ る。第 1 ゲ一ト 2 5 はポリシリコン層力らなる。

参照番号 2 6 は第 2 ゲートであ ]) 、これは両トラン 'クスタ 1 2 Ν および 1 2 Ρ の単一の共通ゲー トであ る 。第 2 ゲート 2 6 もボリシリコン層力らなる。第 1 グー ト 2 5 はその両端に端子電極 2 5 Α および

2 5 C を有し、その中央に端子電極 2 5 B を有する 同様に、 第 2 ゲ一ト 2 6 はその両端に端子電極 26A お よび 2 6 C を有し、その中央に端子電極 2 6 B を 有丁る 。

領域 2 2 N , 2 3 N および 2 4 N は、例えば一般 的 ¾ イオンィンプランテーション法あるいはいわゆ る 固相 - 固相拡散法を利用 して、 P - ゥエル 2 1 内 に N+イオンを注入することによ j? 形成される。領域

or Pi 2 2 P , 2 3 P および 2 4 P は、例えば一般的 ィ オ ンィンプランテ一ション法ぁるいはいわ'ゆる固相

- 固相拡散法を利用 して、 基板 2 0 内に P+ィオンを 注入する こ とによ J 形成される。ボリシリコン層か らなる第 1 および第 2 ゲート 2 5 および 2 6 に対す る導電性の付与は、 領域 2 2 N , 2 3 N , 2 4 N お よび 2 2 P , 2 3 P , 2 4 P の形成工程と 同時に ィ オ ン ¾注入する ことによって行なわれる 。 _

第 2 図に示すと お 、基本セル 1 0 は 1 対の P -チ ヤネノレ MIS トランジスタ 1 1 P および 1 2 P 、お よび 1 対の N - チヤネ ル MIS トランジスタ 1 I N お よび 1 2 N カら ¾る。異 る 'チャネノレのトランクス タ の各ゲー トは、単一の共通ゲ― トとして形成され る 。同一チャネルのトランヅスタのソース相互また は ドレイン相互のいずれかは共通に一体と して形成 される 。領域 2 2 P , 2 3 P , 2 4 P および領域

2 2 N , 2 3 N , 2 4 Nは、 端子電極 2 5 B および

2 6 B に関して相互に対称的に配置さ し 0

よび第 2 ゲ一ト 2 5 および 2 6 は、領域 2 3 P およ び 2 3 N に関して相互に対称的に配置され 。 ^ ί! 1 お よび第 2 ゲ一ト 2 5 および 2 6 は、これらの間に 領域 2 3 P および 2 3 Nへ導入すべき 電極 (図示) を収納するに足る空領域を置いて離隔 して配置され る O

第 2 図の線 3 - 3 および線 4 - 4 からみた部分断

U ひ,

GMPI

Λ, WiFO

面図が、 それぞれ第 3 図および第 4 図に示される 。

第 3 および 4 図において、参照番号 3 1 は、二酸化 シ リコンからるる通常のゲート酸化膜を表わし、参 照番号 3 2 は、二酸化シリコンからなる通常のフィ — ルド絶緣層を表わす。 両図において、 第 2 図に用 いた参照番号お よ び記号と同一の番号お よび記号が 付された ものは相互に同一の構成要素である 。

半導体チ ッ プ上の多数の基本セ ルは、 第 5 図に示. す如き 特別のハ。ターンをもって配列される 。第 5 図 において、 参照番号 5 0 は半導体チ ップを表わす。

半導体チ ップ 5 0 上において、 多数の、例えば数

1 0 0 の基本セルで基本セルアレイ 5 1 - 1 を構成 する 。基本セルアレイ 5 1 - 1 内において、各基本 セ ル 1 0 はチップ 5 0 の行方向に沿って配列される , 多数の同様の セルアレイ 5 1 - 1 , 5 1 - 2 〜 5 1 - r 、例えぱ数 1 0 のセルアレイはチップ 5 0 の歹 lj に沿って配列される 。隣接基本セ ルアレイ間には、

5 2 で示す如 き空領域が、 チップ 5 0 の列方向に沿 つて配置される 。 空領域 5 2 は、各列に沿って布設 されるべき 配線 (図示せず )、例えば数 1 0 の配線 を布設する のに利用される 。 空領域 5 2 と同様の、 チ ップ 5 0 の行方向に沿って設け られるべ き空 1域 は、 第 5 図に示されてい い。然しなが ら、この様 る、 チップ 5 0 の行方向に沿って設け られるべき 空 領域は、 均一な小空領域に分割され、 各基本セ ル内

: : - : c;:?i に収納される 。これら小空領域の各々 は、 行方向に 布設されるべき数本の配線を布設するために利用さ れる o

上記の小空領域は第 6 図に示される。 第 6 図は、 第 5 図内の一点鎖線 6 によって包囲された半導体チ ッ プ 5 0.の一部を拡大 して示す平面図である。 第 6 図において、 参照番号 6 3 は、各基本セル 1 0 に含 ま れる,.前述した小空領域を表わす。 同一の行内に設^ け られた小空領域 6 3 の群は空領域 5' 2 を横切 ]? がら、 チップ 5 0 ( 第 5 図参照)の一方の側か ら他 方の側ま で伸びる。 か くして、行方向に布設される べき配線を、 チップ 5 0 の全表面に亘つて均一に布 設する ことができ、従ってチ ップ 5 0 上のどの部分 を とっても配線密度を均一にする ことが可能と る 同様に、 列方向に布設されるべき 配線を もまた、チ ッ プ 5 0 の全表面に亘つて均一に布設する ことがで き、 従ってチッ プ 5 0 上のどの部分を とつても配線 密度が均一化される 。 ぜ ら、ゲート 2 5 および 2 6 と接続すべき 空領域 5 2 上の配線は、 端子電極 2 5 A または 2 5 C ( 若しくは 2 6 A または 2 6 C ) のいずれかを利用する ことによ ]? 、各基本セル 1 0 の左側空領域ま た'は右側空領域のいずれかを 自由に 選択 して行 ¾えるカゝらである。もし右側空領域 5 2 の配線密度が高いのな らぱ、 ゲ一 ト 2 5 および 2 6 に接続すべき 配線は、 それぞれ端子電極 2 5 A およ

ΐ'

C.V •:Fl ん VviPO

T\l び 2 6 Aを経由 して左側空領域 5 2 に沿って行るえ ば良い。 か くして、半導体チップ 5 0 によって製造 される半導体装置は、 チップ 5 0 上の配線の布設に 関 し、高い柔軟性を持つ ことに ¾る。さらにまた、 一般の行方向に沿った空領域が、 小空領域に分割さ れる と共に各基本セ ル内に収納されるので、 各基本 セ ルアレイ内に収容される基本セ ル 1 0 は、隣接基 本セ ル.間に不要な空領域を一切介在させる こ と 連続的に配列される。 従って、 チ ップ 5 0 によって 製造される半導体装置では、 機能回路を高密度で実 装する ことが可能と る 。

半導体チ ップ 5 0 上の行および列方向に配線を布 設でき るようにするため、多層の配線層を形成する 必要がある 。 第 1 配線層は列方向に沿 う配線の布設 に用いる。 第 2 配線.層は、該第 1 配線層の上に設け られて、 行方向に沿 う配線の布設に用いる 。 上記の 第 1 および第 2 配線層の構造は、 第 7 および 8 図に よ ]3 明らかである。第 7 図において、 列方向に沿つ た配線は参照第号 7 1 で示され、 例えば基本セ ルァ レ イ 5 1 - 1 および 5 1 - 2 間の空領域 5 2 上に布 設される 。行方向に沿った配線の 1 つが番号 7 2 で 示される。 第 8 図は第 7 図の線 8 - 8 からみた断面 図である。 第 8 図中、基本セルアレイ 5 1 - 1 内の

N + 領域 2 2 Nおよび P - ゥエル 2 1 については既 に述べた とお である 。同様に、基本セ ルアレイ 5 1 - 2 内の P + - 領域 2 2 P についても既に述べた と お ]9 である。 N - 領域は空領域 5 2 をるす。前記 フ ィールド絶縁層は空-領域 5 2 を覆って形成される 列方向に沿 う第 1 配線層は、燧シ リケ一トガラスか らな る第 1 絶縁層 8 1 上に形成される 。第!配線層 はア ルミニウム導体力ゝら ¾る配線 7 1 によって構成 され、 第 1 絶緣層 8 1 上に形成される 。行方! ¾に沿 う第 2 配線層は、 燐シリケートガラスから ¾ j 且づ 上記第 1 絶縁] Ϊ 8 1 上に設けられた第 2 絶縁層上に 形成される 。 第 2 配線層はア ルミニウム導体から る配線 7 2 によって構成される。 配線 7 1 および 7 2 が相互に接続する部分は、 第 7 図中 " · "印で示 した部分が対応する 。 第 8 図において最終的に、 燐 シ リケ一トガラスからなる通常の 0 ッシぺ一ション 層 (図示せず)が、半導体チップの全表面に亘つて ¾われる 。

本発明においては、 各機能回路を完成するための 内部配様と機能回路同士を結線する えめの外部配線 とを同一の工程で行な う方法を採っている 。これに よって第 5 図に示 した半導体チ ップ 5 0 の汎用性の 度合を高める こ とができる。従って、第 1 絶縁層 8 1 および第 2 絶縁層 8 2 に形成されるべき スルー -ホ ールは、機能回路を構成しない未使用の基本セ ル 上には存在し 。 つま ] 、未使用の基本セ ル上の 第 1 および第 2 絶緣層上に も自由に配線層を形成す ο,ν.Ρϊ る ことができる。このことは、集積度を向上させる のに有利であ る。 第 9 図において、 基本セル 1 0 の 上に布設される列方向の配線は第 1 電源線 (VDD)93 と して使用され、 また第 2 電源線 (Vs s) 9 4 として 使用される 。これら第 1 および第 2 電源線 9 3 およ び 9 4 は未使用の基本セ ル上を も通過する。 これ ら 未使用の基本セ ル上にはス ルー · ホールが無いので これ ら電源線 9 3 および 9 4 を通過させることは全. く問題 い。第 2 電源線 9 4 の電圧レベルは接地電 位であ る。檨能回路と して使用される基本セ ル 1 0 の各々 において、 当該基本セ ル 1 0 に印加すべき第

1 電圧 VDD および第 2 電圧 Vs s は、本発明に基づき 小空領域 6 3 ( 第 6 図参照 )内に形成された N+- 領 域 9 1 および P + - 領域 9 2 を通して、当該基本セル

1 0 に印加される 。すなわち、 第 i m VDD および 第 2 電圧 Vs s は、第 9 図中 " X "印で表示された部 分で第 1 絶縁層 8 1 ( 第 8 図参照)に設けられたス ル ー · ホールを通し各電源線と抵抗性接触を行 う 第 9 図において、 機能回路と して使用される基本セ ル 1 0 の上に布設される列方向の配線と して、 配線 9 5 および 9 6 がある。一般に、 CMI S トランジスタ においては、 いずれに も接続してい いいわゆる 自 由ゲー トを含むこ とは許されない。 該 CMIS トランジ ス タが正常に動作しるいか らである。 このため、 上 記自 由ゲー トには論理" 1 ":^論理 " 0 " のいずれ

W.TO かが付与され ¾ければ ら い。 ここで、電圧 VDD が論理 " 1 "に対応 し、電圧 vs s が論理 " 0 "に対 応する ものとする。一方、 自由ゲート 2 6 には論理 « 1 "が付与され ¾ければな ら とする と、 自由 ゲー ト 2 6 は、端子電極 2 6 A、配線 9 5 および第 1 絶緣層 8 1 ( 第 8 図)を介して抵抗性接触に よ!)、 図中の " <g) "印の部分で N+- 領域 9 1 に接続する 。 ま た、,自由ゲート 2 5 には論理 " 0 "が付与されな ければな らない とする と、自由ゲート 2 5 は、端子 電極 2 5 C 、配線 9 6 および第 1 絶縁層 8 1 ( 第 8 図参照 )に設けたス ルーホールを介して抵抗性接触 に よ ])、図中の " ® "印の部分で P+- 領域 9 2 に接 'る。

半導体装置において、 AND 回路あるいは フリッ:° · フ ロップ回路の如き所望の機能回路は、 各基本セ ル 内およ び基本セ ル間に適当 配線を布設する ことに よ ]?完成される 。本発明の基本セ ル 1 0 は、数 1 0 種に及ぶ機能回路のいずれを完成させるのに も有効 である 。第 1 例として、 NAND 回路は本発明の基本セ ル を用いて次の様に形成される 。 第 1 0 図は 2 入力 NAND 回路の論理記号を示す。 NAND 回路 1 0 0 は 2 つ の入力 A i および A 2 と 1 つの出力 OUT を有する 。 CMIS トランジスタだけを用いて NAND 回路 1 0 0 を形 成するには第 1 1 図に示す回路を使用する 。第 1 1 図において、 トラン 'クスタ 1 1 1 P および 1 1 2 P は 1 対の P - チャネル MI S トランジスタを-構成し、 トランジスタ 1 1 1 Nおよび 1 1 2 Nは 1 対の N -チ ャネル MIS トランジスタ構成する .o 記号 VDD お よ び Vs s については第 9 図において述べ と お ]? で ある 。第 1 1 図の記号 A ! , A 2 および ΟϋΤは第 10 図における対応する同 じ記号と 同様の意味を持つ。 第 1 1 図に示す回路構成の AND 回路 1 0 0 は、第 12 図か ら明らかになる様に、 本発明の基本セ ル に適当 ¾配線を布設して完成される 。第 1 2 図に示すと お 、 NAND 回路 1 0 0 は 1 つの基本セル 1 0 と、歹 lj方 向に沿った配線 9 3 , 9 4 および 1 2 1 と、行方向 に沿った配線 1 2 2 とから構成される 。配線 9 3 , 9 4 および 1 2 1 は第 1 絶緣層 8 1 ( 第 8 図参照) 上に形成され、 配線 1 2 2 は第 2 絶緣層 8 2 ( 第 8 図参照 )上に形成される 。配線 9 3 、すなわち電源 線 (VDD) は、 " "印で示された部分において第 1 絶縁層のス ル ー · ホールを介し抵抗性接触に よ i? 領 域 2 2 P および 2 4 P に接続する 。配線 9 4 、する わち電源線 (Vs s) は、 " X "印で示された部分にお いて第 1 絶縁層のス ルー · ホールを介し抵抗性接触 に よ ]9 領域 2 4 Nに接続する。 配線 1 2 2 、すなわ ち NAND 回路 1 0 0 の出力は配線 1 2 1 を介して領域 2 2 N に接続する 。線 1 2 1 は、その一端では " ' " 印で示された部分において第 2 絶縁層のスルー · ホ ールを介し線 1 2 2 に接続する 。線 1 2 1 は、その

他端では " X " 印で示された部分において第 1 絶縁 層のス ルー · ホールを介し抵抗性接触に よ ]? 領域

2 2 N に接続する 。線 1 2 2 はまた " · "印におい て、 相互に連通する 第 1 絶緑層のスルー · ホールと 第 2 絶縁層のス ルー · ホールを介し抵抗性接触によ i9 領域 2. 3 P に接続する。第 1 2 図において、基本 セ ル 1 0 の両側に隣接 .して列方向に設け られてい る 左側空領域 5 2 L および右側空領域 5 2 R のうちの ^ 所望のいずれか一方若 しくは両方に向って、 出力

OUT が取 出せる ことに注意を要する 。ま:た、入力 A 1 および A 2 も、空領域 5 2 L および 5. 2 R のう ちの所望のいずれか一方若 しくは両方から、基本セ ル 1 0 内に導入で きることに注意を要する。

第 2 例では、 本発明の基本セ ルを用いて次の様に D 型フリップ . フロップ回路を形成する。第 1 3 図 は D 型フリツ: 7° · フロップ回路(F ΐ1) の論理記号を 示す。 D 型フリップ ' フロップ回路 1 3 0 は、入力 D 、入力 C K ( クロック)、出力 Q および該出力 Q の反転出力 である出力 Q を有する 。 CMIS トランジス タ のみを用いて この D型フリ つ。■フロップ回路 1 3 0 を構成したとすると、第 1 4 図に示す如き回 路に るる。第 1 4 図において、回路 1 3 0 は 1 2 個 の CMI S P - チャネルトランジスタおよび 1 2 個の CMIS N - チャネルトランジスタカら構成される。記 号 VDD および Vs s の意味は第 9 図において説明 した

と お ]) であ j9 、記号 C K , D , および Q の意味は 第 1 3 図において対応する同一の記号と 同 じである 第 1 3 図の回路構成力 ら る D型フ リッ; 7° · フロッ プ回路 1 3 0 は、第 1 5 図に示す如 く本発明の基本 セ ル上に適当 配線を布設する こ とによ完成する 第 1 5 図に示す とお ]9 、 D型フリツフ。 ' フロッフ。回 路 1 3 0 は、 6 つの基本セ ル 1 0 、列方向の第 1 電 源線 (VDD) 9 3 、列方向の第 2 電源線(Vs s) 9 4 、 列方向の配線 1 5 1 および行方向の配線 1 5 2 から なる 。配線 1 5 2 は、第 2 絶縁層 8 2 ( 第 8 図参照: 上に対応する各行方向に沿って布設される。 他の配 線 9 3 , 9 4 および 1 5 1 ならびに第 1 および第 2 電源線 9 3 , 9 4 は、第 1 絶緣層 8 1 (第 8図参照) 上に対応する各列方向に沿って布設される 。 列方向 の配線と行方向の配.線と が相互に接続すべき部分は w · "印で示される 。配線が、 基本セルの部分、 す なわち領域 2 2 P , 2 3 P , 2 4 P , 2 2 N , 端子 電極 2 5 A , 2 5 B , 2 5 C , 2 6 A , 2 6 B , 2 6 C , N+- 領域 9 1 および P+- 領域 9 2 と、それ ぞれ対応する第 1 および第 2 絶縁層のスルー · ホー ル を介して、抵抗性接触すべき部分は " X "印ま た は " · "印で示される。 第 1 5 図において、 各基本 セ ルに隣接した列方向に沿って設け られた左側空領 域 5 2 L および右側空領域 5 2 R のうちの所望のい ずれか一方若し くは両方へ、 出力 Q および Q が取!?

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出 し得ることに注意を要する。 また、空領域 5 2 L およ び 5 2 R のうちの所望のいずれか一方若し くは 両方か ら、入力 D および C K を、対応する基本セ ル 内に導入 し得る ことに注意を要する。 さらに、内部 配線は、 D型フ リップ ' フロップ回路 1 3 0 に含ま れる基本セ ル 1 0 の直上において全て形成される 。 各基本セ ルアレイの直上で列方向に沿って形成され る 内部.配線は、半導体チ ップ 5 0 ( 第 5 図参照)の 上側か ら下側に向って伸びる予め定めた複数本の定 規ラ イン(図示せず)に沿って配列される 。本実施 例では、 1 4 本の該定規ラ インを設定したが、 第 1 5 図では対応する該定規ラ イ ンに沿って布設された 9 本の内部配線が示されているのみである 。他方、 基 本セ ルァレイを横切って行方向に沿って形成される 内部配線は、 半導体チ ップ 5 0 ( 第 5 図参照)の左 側か ら右側に向って伸びる予め定めた複数本の定規 ラ イン(図示せず)に沿って配列される 。前述した 小空領域 (第 6 図の参照番号 6 3 に相当 )のうち参 照番号 1 5 3 で示した小空領域は、 D型フ リップ ' フ π ップ回路を形成すべき行方向の内部配線を布設 するために利用されてい な いので、空領域 5 2 お よび 5 2 R 間を通過する行方向の外部配線は これ ら 小空領域 1 5 3 を利用して布設でき る。これら行方 向の外部配線は第 2 絶縁層上に布設される。 また、 第 6 図の参照番号 6 3 で示す小空領域に相当 しない

、ノ ννη-ο" 小空領域で内部配線の布設に供されなかった小空領 域 (第 1 5 図中参照番号 1 5 3'で示す)も同様に前 記外部配線の布設に利用で きる。これらの外部配線 も第 2 絶緣層上に形成される 。本図中、 入力 D , CK お よび出力 Q , Q はすべて第 2 絶縁層上において処 理可能であ る 。

上述 した NAND 回路および D 型フリッ;° · フロップ 回路 外の機能回路 もまた、 1 またはそれ以上の本 発明の基本セ ル 1 0 を用いて容易に構成する こ とが で きる。力くの如く、本発明の基本セル 1 0 はマス タ ースライス半導体装置用の基本セ ルとして有益で め る。

既述の とお ]5 、本発明の基本セル力ら ¾ るマスタ ー スラィス半導体装置は機能回路を高集積度で実装 する ことができる。その理由は、多数の機能回路が 各基本セ ルアレイ上に隙間なく連続的に配列で き、 未使用の基本セ ル の数を最小限に抑え られる からで あ 。

第 1 6 図は、基本セ ルアレイ上に形成される、例 えば NAND 回路、 NOR回路、 インパ一タ回路およびフ リ ップ . フロップ回路の配列を図解的に示す図であ る 。基本セルアレイ 5 1 - 1 上には、 3 入力 NAND 回路 1 6 1 、フリップ ' フロップ回路 1 6 2 、イン パ、ータ回路 1 6 3 および 2 入力 NOR 回路 1 6 4 が連 続 して配列される 。基本セルアレイ 5 1 - 2 上には

ΟίΛΡΙ フ リツフ。 . フロップ.回路 1 6 5 、 2 入力 NA D 回路

1 6 6 および 3 入力 NAND 回路 1 6 7 が連続して配列 される。 次に、 所望の大規模集積半導体回路を得る ベ く、 2 以上の機能回路間に適当 配線がなされる 再び第 9 , 1 2 および 1 5 図に戻ると、第 1 およ び第 2 電源線 9 3 および 9 4 は、列方向に沿って各 基本セ ルアレイ上をその上下間に亘つて布設される それ故、 各電源線の長さはか ]? 長 く ¾ 、従つで 各電源線に生ずる電圧降下は比較的高 くなる。この 電圧降下を低 く抑えるためには、 好ま しくは均圧線 を導入する。 この均圧線は第 1 7 図に示される 。第 1 7 図において、 基本セ ルアレイ 5 1 - 1 , 5 1 - 2 〜 5 1 - r の各々は、実線 9 3 で示した前記第 1 電 源線 (VD D ) と点線 9 4 で示した前記第 2 電源線(Vs s) と を有する 。第 1 電源線 9 3 は、その各両端におい て、 実線 1 7 1 で示した第 1 電圧源に接続する 。第 2 電源線 9 4 は、その各両端において、 点線 1 7 2 で示 した第 2 電圧源に接続する。 第 1 圧均線は実線

1 7 3 で示され、 その各両端において、 第 2 絶縁層 8 2 ( 第 8 図参照)のスルー■ホールを介し第 1 電 圧源 1 7 1 に接続する。 第 2 均圧線は点線 1 7 4 で 示され、 その各両端において、 第 2 絶縁層 8 2 ( 第 8 図参照)のスルー · ホールを介し第 2 電圧源 1 72 に接続する 。かくして、非常に低い電圧降下に抑え

ΟΙ ΡΪ

、ノ4,.

が ら、指定の第 1 および第 2 電源レベルを、基本 セ ルの半導体チップ上に占める位置に拘わ らず、 全 ての該基本セ ルに印加する ことができ る。均圧線は 例えば列方向に沿つて 1 0 個目の基本セル 1 0 毎に 配列される。 参照番号 1 7 5 は、インタ一フェース 回路、 入カノ出力電極ハ°ッ ド等の通常の回路部分を 搭載するための周緣領'域を表わす。 こ の様 ¾通常の ィ ンタ,一フェース回路、入力 Z出力電極ハ°ッド等は ^ 第 1 8 図に図解的に示す配列構成で周緣領域 1 7 5 に搭載される 。第 1 8 図において、 参照番号 1 8 1 は通常の入力 Z出カマ ク π構成部分を表わす。 各入 力 /出力マ ク ロ構成部分 1 8 1 はデバイス領域 1 82 と入カ 出力電極ハ° ッド領域 1 8 3 とからなる。デ パ イス領域 1 8 2 はトランジスタ、膜抵抗(図示せ ず )等カゝらるる。これらデパイスは、トランジスタ か らなる対応する機能回路と協働するべき入力 Z出力 パッ ファ回路を形成する 。入力 Z出力バ ッファ回路 は、 例えばス リ一 •ステ一ト入カ出力バッファ回 路、 スリ一 ' ステ—ト出力回路、トルー出力パッフ ァ回路および トル—入力パ ッファ回路等である 。マ ク ロ構成部分 1 8 1 および外部回路若し くは装置

( 図示せず )間の結線は、 領域 1 8 3 内の対応する 入カノ出力電極ハ°ッ ドを介 して通常の リード線を用 いて行るわれる 。

第 2 , 6 , 9 , 1 2 および 1 5 図に示した前記第

"¾\3 ' じ U

0

Λ . V、 " 0 、L- . , 1 および第 2 ゲ一 ト 2 5 および 2 6 についてみる と 行方向に沿った第 1 ゲ一ト 2 5 の長さならびに行方 向に沿った第 2 ゲ一ト 2 6 の長さは比較的長い。 な ぜ ら、 これらのゲー トは、行方向に沿い、 P - チ ャ ネルおよび N - チャネルトランジスタ 1 1 P ,

1 1 N および 1 2 P , 1 2 N ( 第 2 図参照)を横切 つて各基本セ ル 1 0 の一方の側か ら他方の側ま で伸 びてい.るか らである 。各該ゲ一 トの長さが比較的長 ^ く、加えて各該グー 卜がボリシリコン層カゝら形成さ れるので、 各ゲー トの抵抗値は非常に高 く なる。そ れ故、 該ポ リシリコン層の両端間の抵抗値を減少さ せる手段が必要であ る 。この様な抵抗値を減少させ る手段は、 本発明におい て、 例えばア ルミニウム導 体か らなる金属層に よって実現される 。基本セル 1 0 の平面図を示す.第 1 9 図において、 金属層は参 照番号 1 9 5 および 1 9 6 で示される 。金属層 1 95 は、 第 1 ゲ一ト 2 5 に沿ってその上方に配設される 好ま しくは、該金属層 1 9 5 は端子電極 2 5 A , 2 5 B および 2 5 C の直上にあたる部分を絰由 しな が ら行方向に沿って伸びる 。金属層 1 9 6 は、第 2 ゲ一 ト 2 6 に沿ってその上方に配設される 。好ま し くは、該金属層 1 9 6 は端子電極 2 6 A , 2 6 B お よび 2 6 C の直上にあたる部分を経由 しなカ ら行方 向に沿って伸びる。 第 1 ゲート 2 5 の両端間の抵抗 値は、 第 1 お.よび第 2 絶緣層 8 1 および 8 2 ( 第 8 図参照 )のスルー · ホールを介し一点鎖線 1 9 7 A 1 9 7 B および 1 9 7 C で表わされた接続部を通 し て該金属層 1 9 5 と端子電極 2 5 A , 2 5 B および 2 5 C とを接続することによ ]? 、減少せしめられる 同様に、 第 2 ゲート 2 6 の両端間の抵抗値は、 第 1 および第 2 絶縁層 8 1 および 8 2 のスルー · ホール を介し一点鎖線 1 9 8 A ' 1 9 8 B および 1 9 8 C, で表わされた接続部分を通して該金属層 1 9 6 ど端 子電極 2 6 A . 2 6 B および 2 6 C とを接続する こ と によ、減少せしめ られる。第 2 絶縁層 8 2上に 形成される金属層 1 9 5 および 1 9 6 は、それぞれ 第 1 および第 2 ゲート 2 5 および 2 6 の直上に配設 されて も構わ い。 然しこの場合には金属層 1 9 5 および 1 9 6 間の間隙幅が小さ くなるので、 従って ゲ一 ト 2 5 および 2 6 ( 第 1 2 図参照)間に形成さ れる配線 1 2 2 ( 第 1 2 図参照)は、両金属層に非 常に近接して しま う。この様に、配線 1 2 2 と金属 層 1 9 5 , 1 9 6 とが非常に小さい間隙で配列され る ことになると、半導体チップの製造上においてあ るいは良好な電気特性を得る上で実用的でな くなる なぜな ら、 'これらの間に不要な干渉が誘起される か らである 。 お、 金属層 1 9 5 , 1 9 6 は、機能回 路 として使用される基本セ ル 1 0 に対してのみ導入 される 。

も し第 1 および第 2 ゲートが金属層で形成される

cr'-.pi 0 な らば、金属層 1 9 5 および 1 9 6 は不要であろ う こ の場合、第 1 および第 2 ゲートは耐熱性金属で形 成されなければな らない。

以上説明 した ように本発明の半導体装置に よれば 次の様な利点がも たらされる 。第 1 に、各基本セル ア レイは多数の基本セ ルを収容でき る。これは、各 基本セ ル力 1 対の CMI S トランジスタ力ら構成される ので非.常に小形と ¾る からである。第 2 に、半導体 装置か ら構成される LS I 回路は高集積度を もって機 能回路群を収容 し得る 。 ぜる ら、各基本セルァレ ィが多数の基本セ ルを収容でき るか らである。第 3 に、 機能回路は使用される基本セ ル上の内部配線だ けで形成され、 一方外部配線は使用される基本セ ル 上のみな らず未使用の基本セ ル上に も形成される 。 従って、 高集積化に.有利である 。 最後に、半導体装 置は配線の布設に関 し相当 ¾柔軟性を備える 。これ は、 各基本セ ルのゲートが、該基本セルの両側に面 して設け られている 力 ¾らである。また、 CMI S トラン ヅ スタのソースおよびドレインが、該基本セルの両 側の列方向空領域に設け られた配線のいずれに も 接 続でき るカゝらでもある。さらにまた、行方向の配線 が、 各基本セ ル毎に設け られた小空領域を通して布 設でき る力 らでもある。

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