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1. WO1979000461 - CIRCUITS INTEGRES A SEMI-CONDUCTEURS MIS COMPLEMENTAIRES

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SB 求 の 範 囲

1. 多数の基本セ ルを半導体基板上に有 し、該基 本セ ルは該半導体基板の行方向およ び列方向に沿つ て配列さ れて なる半導体装置にお いて、各前記基本 セ ルは第 1 P - チャネル MI S トラン -ジスタと、第 1 N - チャネル MIS トランジスタと、第 2 P - チヤネ ル MIS トランジスタと、第 2 N - チャネル MIS トラ ン 'ジスタとから ]? 、ここに前記第 1 P - チャネル およ び N - チャネル MIS トランスタの各ゲートは 相互に接続され、 前記第 2 P - チャネルおよび N -チャネル MIS トラン -ジスタの各ゲ一トは相互に接続 され、 前記第 1 および第 2 P - チャネル MI S トラン ジ スタの各ドレインまたはソースが相互に接続され、 そ して前記第 1 および第 2 N - チャネル MI S トラン ジ スタの各ソースまたはドレインが相互に接続され る ことを特徴とする半導体装置。

2. 1 対の第 1 および第 2 P - チャネル MIS トラ ン 、ジスタと 1 対の第 1 および第 2 N - チャネル MIS トランジスタとが半導体基板の行方向に相隣 ]?合つ て配置される請求の範囲第 1 項記載の半導体装置。

3. 第 1 P - チャネルおよび N - チャネル MIS ト ラ ン -ジスタの各ゲートが、行方向に沿って伸びる第 1 のゲ一 トによって共通に形成され、第 2 P - チヤ ネ ルおよび N - チャネル MIS トランジスタの各ゲ一 トが、行方向に沿って伸びる第 2 のゲー トによって

ΟΛ'ΡΙ

共通に形成される請求の範囲第 2 項記載の半導体装

4. 第 1 および第 2 P - チャネル MI S トランジス タ の各ソースまたはドレインが、単一のソースまた は ドレインとして形成された P+領域を共通に 占有し 同様に第 1 および第 2 N - チャネル MI S トラン 'ジス タ の各ソースまたはドレインカ、単一のソースまた は ドレインとして形成された N+領域を共通に 占有す る請求の範囲第 3 項記載の半導体装置 。

5. 第 1 および第 2 のゲートの各々がその両端に おいて端子電極を 有しま た 2 つの該端子電極間に位 置する 中央端子電極を有す る請求の範囲第 4 項記载 の半導体装置。

6. 各基本セ ルが、さらに、行方向に沿って伸び る小空領域を備え、 該小空領域内に数本の配線を収 容 し得る請求の範囲第 5 項記載の半導体装置。

7. 各行方向に沿って配列された複数の基本セ ル が基本セ ルァ レイを形成し、複数の該基本セ ルァレ ィ が列方向に沿って配列され、 各隣接基本セ ルァレ ィ はそれらの間に空領域を含み、 該空領域は列方向 に伸びる数 1 0 本の配線を収容 し得る請求の範囲第 6 項記載の半導体装置。

8. 半導体基板の全表面上に第 1 絶縁層が形成さ れ、 該第 1 絶緣層の全表面上に第 2 絶縁層が形成さ れ、 ここにおいて列方向に伸びる 配線は該第 1 絶縁

層上に形成され、 一方行方向に伸びる配線は該第 2 絶縁層上に形成される請求の範囲第 7 項記載の半導 体装置 。

9. 使用される基本セ ルの直上に布設される配線 は所望の機能回路を構成する ため に利用され、 一方 未 1Ϊ用の基本セ ル直上に位置する領域は配線の布設 のために利用される請求の範囲第 8 項記載の半導体

10. 列方向に沿って伸び且つ各基本セ ル アレイの 直上に布設される配線の少 ¾ くとも 1 つが、基本セ ルを構成する MI S トラン 'ジスタに接続すべき電源線 と して利用される請求の範囲第 9 項記載の半導体装

11. 列方向に沿つて伸び且つ各基本セ ノレ: Γ レイの 直上に布設される 2 つの配線が、 それぞれ第 1 電源 線 (VD D ) および第 2 電源線(vs s ) として利用され、 該第 1 電源線は基本 セルによって構成される第 1 お よ び第 2 P - チヤネル MI S トランジスタに協動する 各 N+ -領域に接続し、 該第 2 電源線は基本セ ルによ つて構成される第 1 および第 2 N - チャネル MI S ト ラ ン、ジスタに協動する各 P+- 領域に接続する請求の 範囲第 1 0 項記載の半導体装置。

12. 領域お よび N+- 領域が各基本セ ル内の小 空領域直下に形成される 請求の範囲第 1 1 項記載の 半導体装置。

ij tAひ

OV.FI

13. 列方向の空領域上に布設 され る配線 らびに 行方向に沿って小空領域上に布設さ れる配線が、 機 能回路相互間の電気的接続に利用 される請求の範囲 第 9 項記載の半導体装置。

14. 複数の第 1 および第 2 均 EE線が半導体基板上 で且つその行方向に沿って形成され、 各該第 1 均圧 線はその一端において第 1 電圧源にそ してその他端 に おいてスルー。ホールを介して第 1 電源線にそれ ぞれ接続し、 一方各該第 2 均圧線はその一端におい て第 2 電圧源にそ してその他端に おいてス ルー ' ホ ー ルを介して第 2 電源線にそれぞれ接続 し、 前記第 1 および第 2 電源線 と前記第 1 および第 2 均圧線と が全体と して マトリックス。ハ。ターンをなす請求の 範囲第 1 1 項記載の半導体装置 。

15. 第 1 および第 2 のゲ一トがボリシリコン層か らなる請求の範囲第 5 項記載の半導体装置。

16. 第 1 および第 2 のゲー トが耐熱性金属層か ら な る請求の範囲第 5 項記載の半導体装置。

17. 第 1 および第 2 の金属層が、 それぞれ第 1 お よび第 2 のゲートに沿って且つ これらの上方に形成 される請求の範囲第 1 5 項記載の半導体装置 。

18. 第 1 および第 2 の金属層がそれぞれ第 1 およ び第 2 のゲー トの各端子電極に接続される請求の範 囲第 1 7 項記載の半導体装置。

y

補正された請求の範囲

(国際事務局により 1 979年 5月 8日' (08 . 05 . 79) 受連)

. 1. ( 補正後 )多数の基本セルを半導体基板上に 有し、 該基本セ ルは該半導体基板の行方向お よび列 方向に沿って配列されて ¾ る半導体装置において、 各前言己基本セ ルは第 1 P - チャネル MI S トランジス タ と、第 I N - チャネル MI S トランジスタと、第 2

P - チャネル MIS トランジスタと、第 2 N - チヤネ ル MI S トランジスタとから ¾ ])、ここに前記第 1 P

- チヤネノレおよび N - チヤネンレ MIS トランジスタの 各グー トは同一の電極材料に よって相互に共通接続 され、 前記第 2 P - チャネルよび N - チャネル MI S トランジスタの各ゲ一トは同一の電極材料によ つて相互に共通接続され、 前記第 1 および第 2 P -チ ャネル MI S トランジスタの各ドレインまたはソ一 ス が単一の P型領域を占有 して相互に接続され、 -そ して前記第 1 および第 2 N 一チャネル MI S トランジ ス タの各ソースまたはドレインが単一の N型領域を 占有 して相互に接続される こ とを特徵とする半導体

2. X 削除)

3. ( 削除)

4. ( 削除)

5. ( 補正後)各ゲートがその両端において端子 電極を有しま た 2 つの該端子電極間に位置する 中央 端子電極を有する請求の範囲第 1 項記載の半導体装

6. 各基本セ ルが、 さらに、行方向に沿って伸び る小空領域を備え、 該小空領域内に数本の配線を収 谷 L ½ O 5B の範囲第 5 項記載の半導体装置。 '.

7. 各行方向に沿って配列された複数の基本セ ル が基本セ ルァレイを形成し、複数の該基本セ ルァレ ィが列方向に沿って配列され、 各隣接基本セ ルァレ ィはそれ らの間に空領域を含み、 該空領域は列方 itf に伸びる数 1 0 本の配線を収容し得る請求の範囲第 6 項記載の半 体装置。

8. 半導体基板の全表面上に第 1 絶縁層が形成さ れヽ 第 1 絶縁層の全表面上に第 2 絶縁層が形成さ れ、 とこにおいて列方向に伸びる配線は該第 1 絶縁 層上に形成され、 一方行方向に伸びる配線は該第 2 絶縁層上に形成される請求の範囲第 7 項記載の半導 体装置。

9. 使用される基本セ ルの直上に布設される配線 は所望の機能回路を構成するために利用され、 一方 未使用の基本セ ル直上に位置する領域は配線の布設 のために利用される請求の範囲第 8 項記載の半導体

10. 列方向に沿って伸び且つ各基本セ ルァ レイの 直上に布設される配線の少 < とも 1 つが、基本セ ルを構成する MI S トランジスタに接続すべき電源線 と して利用される請求の範 H第 9 項記載の半導体装

( O.V,FI _ -7、 V..,P0 ·£7 : Λ ΤΙ Ο

11. 列方向に沿って伸び且つ各基本セルア レ イの 直上に布設される 2 つの配線が、 それぞれ第 1 電源 線 (Vi>D ) および第 2 電源線(Vs s ) として利.用され、 該第 1 電源線は基本セルに よって構成される第 1 お よ '第 2 P - チャネル MI S トランスタに協働する 各 N+- 領域に接続し、 該第 2 電源線は基本セルに よ つて構成される第 1 および第 2 N - チャネル MI S r ラ ンジスタに協働する各 P+- 領域に接続する請求の 範囲第 1 0 項記載の半導体装置。

12. P+- 領域および N+- 領域が各基本セ ル内の小 空領域直下に形成される請求の範囲第 1 1 項記載の 半導体装置。

13. 列方向の空領域上に布設される配線な らびに 行方向に沿って小空領域上に布設される配線が、 機 能回路相互間の電気的接続に利用される請求の範囲 第 9 項記載の半導体装置。

14. 複数の第 1 および第 2 均圧線が半導体基板上 で且つその行方向に沿って形成され、 各該第 1 均圧 線はその一端において第 1 電圧源に.そしてその他端 にお てス ルー · ホールを介して第 1 電源線にそれ ぞれ接続し、 一方各該第 2 均圧線はその一端におい て第 2 電圧源にそ してその他端に いてス ルー . ホ ールを介 して第 2 電源線にそれぞれ接続 し、 前記第 1 および第 2 電源線と前記第 1 および第. 2 均 線と

. ::.ρι が全体 としてマトリックス · ハ。ターンをす請求の 範囲第 1 1 項記載の半導体装置。

15. 第 1 および第 2 のゲートがポリシリコン層か ら る請求の範囲第 5 項記載の半導体装置。 '- '

16. 第 1 および第 2 のゲー トが耐熱性金属層から

¾ 請求の範囲第 5 項記載の半導体装置。

17. 第 1 および第 2 の金属層が、 それぞれ第 1 お よび第 2 のゲートに沿って且つこれらの上方に形成 される請求の範囲第 1 5 項記載の半導体装置。

18. 第 1 および第 2 の金属層がそれぞれ第 1 およ び第 2 のゲー トの各端子電極に接続さ る請求の範 囲第 1 7 項記載の半導体装置。

19. ( 追加)列方向に沿って配列された複数個の 基本セ ルを含む基本セ ルアレイは、単一又は複数個 の基本セルか ら構成される機能回路を含み、 該機能 回路は該列方向に沿って配列される請求の範囲第 1 項記載の半導体装置。

:ひヽ 第 1 9条に基づく説明書

差換用紙に記載した請求の範囲は最初に提出した請求の範囲 と以下の点で相違する。

請求の範 H第 1項は発明の範囲を減縮すベく補正された。 請求の範囲第 2項るいし第 4項は削除された。

請求の範囲第 5項は補正された。

請求の範囲第 1 9項は新たに追加された。