Traitement en cours

Veuillez attendre...

Paramétrages

Paramétrages

Aller à Demande

1. US20210011873 - Information processing system, information processing method, and semiconductor device

Office
États-Unis d'Amérique
Numéro de la demande 17037431
Date de la demande 29.09.2020
Numéro de publication 20210011873
Date de publication 14.01.2021
Numéro de délivrance 11003611
Date de délivrance 11.05.2021
Type de publication B2
CIB
G06F 12/02
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
02Adressage ou affectation; Réadressage
G06F 13/40
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
38Transfert d'informations, p.ex. sur un bus
40Structure du bus
G06F 12/10
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
02Adressage ou affectation; Réadressage
08dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle
10Traduction d'adresses
G06F 13/16
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14Traitement de demandes d'interconnexion ou de transfert
16pour l'accès au bus de mémoire
G06F 13/42
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
38Transfert d'informations, p.ex. sur un bus
42Protocole de transfert pour bus, p.ex. liaison; Synchronisation
CPC
G06F 12/10
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
10Address translation
G06F 13/404
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
40Bus structure
4004Coupling between buses
4027using bus bridges
404with address mapping
G06F 13/1668
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
16for access to memory bus
1668Details of memory controller
G06F 13/4282
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
42Bus transfer protocol, e.g. handshake; Synchronisation
4282on a serial bus, e.g. I2C bus, SPI bus
G06F 2212/657
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2212Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
65Details of virtual memory and virtual address translation
657Virtual address space management
G06F 2213/0026
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2213Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
0026PCI express
Déposants SOCIONEXT INC.
Inventeurs Eiichi Nimoda
Seiji Goto
Satoru Okamoto
Shuichi Yamane
Yasuo Nishiguchi
Mandataires McDermott Will & Emery LLP
Données relatives à la priorité 2018067216 30.03.2018 JP
Titre
(EN) Information processing system, information processing method, and semiconductor device
Abrégé
(EN)

A bridge apparatus includes slave circuits connected to each other via a bus. Each of the slave circuits is connected to one of master apparatuses, function as a slave for the master apparatus connected thereto, and performs communication in accordance with a protocol in which the number of masters in a system is restricted. Addresses of memories are respectively set in the slave circuits, and the memories are connected to the master apparatuses to which the slave circuits are respectively connected. When a first master apparatus accesses a memory connected to a second master apparatus by specifying a first address of the memory, the bridge apparatus causes the first master apparatus and the second master apparatus to communicate via a first slave circuit, a second slave circuit in which an address corresponding to the first address is set, and the bus, based on the addresses of the memories.


Documents de brevet associés