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1. JP2008536334 - 改善されたセル安定性及び性能のためのハイブリッド・バルク-SOI6T-SRAMセル

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第7部門第2区分 2008035 20090529A16333全文3

Claims

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第7部門第2区分 2008035 20090529A16333全文3

Claims

[1]
6T−SRAMセル半導体構造体であって、
SOI領域及びバルク−Si領域を含む基板 であって、前記SOI領域及び前記バルク−Si領域が同じ結晶配向又は異なる結晶配向を有する 、前記基板と
前記バルク−Si領域から前記SOI領域を分離する分離領域と、
前記バルク−Si領域 内のデバイスの下にあるウェル領域、及び前記ウェル領域へのコンタクトであって、前記コンタクトは、浮遊体効果を安定化させ、 且つバイアス電圧の印加により前記バルク−Si領域内のFET における閾値電圧を調整するための手段を提供する 、前記ウェル領域及び前記コンタクトと、
(a)前記バルク−Si領域内に配置された2つのパスゲートnFETデバイス、並びに、前記SOI領域内に配置された2つのプルダウンnFETデバイス及び2つのプルアップpFETデバイス、(b)前記バルク−Si領域内に配置された2つのパスゲートnFETデバイス及び2つのプルダウンnFETデバイス、並びに、前記SOI領域内に配置された2つのプルアップpFETデバイス、(c)前記バルク−Si領域内に配置された2つのプルダウンnFETデバイス、並びに、前記SOI領域内に配置された2つのパスゲートnFETデバイス及び2つのプルアップpFETデバイス、及び(d)前記バルク−Si領域内に配置された2つのプルアップpFETデバイス、並びに、前記SOI領域内に配置された1つのプルダウンnFET及び1つのパスゲートnFETからなる群から選択されるデバイス構成と
を備える 、前記6T−SRAMセル半導体構造体。
[2]
前記バルク−Si領域及び前記SOI領域は、同じ半導体材料又は異なる半導体材料を含む、請求項1に記載の6T−SRAMセル半導体構造体。
[3]
半導体構造体であって、
ハイブリッド基板上に配置された 6T−SRAMセルであって、前記ハイブリッド基板はSOI領域及びバルク−Si領域を含み、 前記SOI領域及び前記バルク−Si領域が同じ結晶配向又は異なる結晶配向を有 し、かつ、(a)前記バルク−Si領域内に配置された2つのパスゲートnFETデバイス、並びに、前記SOI領域内に配置された2つのプルダウンnFETデバイス及び2つのプルアップpFETデバイス、(b)前記バルク−Si領域内に配置された2つのパスゲートnFETデバイス及び2つのプルダウンnFETデバイス、並びに、前記SOI領域内に配置された2つのプルアップpFETデバイス、(c)前記バルク−Si領域内に配置された2つのプルダウンnFETデバイス、並びに、前記SOI領域内に配置された2つのパスゲートnFETデバイス及び2つのプルアップpFETデバイス、及び(d)前記バルク−Si領域内に配置された2つのプルアップpFETデバイス、並びに、前記SOI領域内に配置された1つのプルダウンnFET及び1つのパスゲートnFETからなる群から選択されるデバイス構成を含む 、前記6T−SRAMセルと、
前記バルク−Si領域内のデバイスの下にあるウェル領域、及び前記ウェル領域へのコンタクトであって、前記コンタクトは、浮遊体効果を安定化させ、 且つバイアス電圧の印加により前記バルク−Si領域内のFET における閾値電圧を調整するための手段を提供する 、前記ウェル領域及び前記コンタクトと
を備える 、前記半導体構造体。