第７部門第２区分 2008035 20090529A16333全文3
Claims
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第７部門第２区分 2008035 20090529A16333全文3
Claims
[1]
６Ｔ−ＳＲＡＭセル半導体構造体であって、
ＳＯＩ領域及びバルク−Ｓｉ領域を含む基板
であって、前記ＳＯＩ領域及び前記バルク−Ｓｉ領域が同じ結晶配向又は異なる結晶配向を有する
、前記基板と、
前記バルク−Ｓｉ領域から前記ＳＯＩ領域を分離する分離領域と、
前記バルク−Ｓｉ領域
内のデバイスの下にあるウェル領域、及び前記ウェル領域へのコンタクトであって、前記コンタクトは、浮遊体効果を安定化させ、
且つバイアス電圧の印加により前記バルク−Ｓｉ領域内のＦＥＴ
における閾値電圧を調整するための手段を提供する
、前記ウェル領域及び前記コンタクトと、
（ａ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルダウンｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、（ｂ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルアップｐＦＥＴデバイス、（ｃ）前記バルク−Ｓｉ領域内に配置された２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、及び（ｄ）前記バルク−Ｓｉ領域内に配置された２つのプルアップｐＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された１つのプルダウンｎＦＥＴ及び１つのパスゲートｎＦＥＴからなる群から選択されるデバイス構成と
を備える
、前記６Ｔ−ＳＲＡＭセル半導体構造体。
[2]
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ半導体材料又は異なる半導体材料を含む、請求項１に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
[3]
半導体構造体であって、
ハイブリッド基板上に配置された
６Ｔ−ＳＲＡＭセルであって、前記ハイブリッド基板はＳＯＩ領域及びバルク−Ｓｉ領域を含み、
前記ＳＯＩ領域及び前記バルク−Ｓｉ領域が同じ結晶配向又は異なる結晶配向を有
し、かつ、（ａ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルダウンｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、（ｂ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルアップｐＦＥＴデバイス、（ｃ）前記バルク−Ｓｉ領域内に配置された２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、及び（ｄ）前記バルク−Ｓｉ領域内に配置された２つのプルアップｐＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された１つのプルダウンｎＦＥＴ及び１つのパスゲートｎＦＥＴからなる群から選択されるデバイス構成を含む
、前記６Ｔ−ＳＲＡＭセルと、
前記バルク−Ｓｉ領域内のデバイスの下にあるウェル領域、及び前記ウェル領域へのコンタクトであって、前記コンタクトは、浮遊体効果を安定化させ、
且つバイアス電圧の印加により前記バルク−Ｓｉ領域内のＦＥＴ
における閾値電圧を調整するための手段を提供する
、前記ウェル領域及び前記コンタクトと
を備える
、前記半導体構造体。