Traitement en cours

Veuillez attendre...

Paramétrages

Paramétrages

Aller à Demande

1. CN101160667 - A hybrid bulk-soi 6t-sram cell for improved cell stability and performance

Note: Texte fondé sur des processus automatiques de reconnaissance optique de caractères. Seule la version PDF a une valeur juridique

[ ZH ]
改进单元稳定性和性能的混合块SOI 6T-SRAM单元


技术领域
本发明涉及半导体器件,并且更特别地涉及在具有薄的绝缘体上硅(SOI)和块Si(bulk-Si)部分的衬底之上形成的集成半导体器件,比如互补金属氧化物半导体(CMOS)器件,其中衬底的SOI和块Si部分具有相同或者不同的晶体取向。特别地,本发明在半导体衬底的SOI和块Si区域上形成nFET和pFET器件,该半导体衬底具有在(100)、(110)或者(111)晶体平面上的表面。处理衬底的块Si区域以提供基本上无浮体效应的器件,该浮体效应通常出现于以SOI为衬底形成的器件中。更具体而言,本发明涉及具有改进的稳定性和性能的6T-SRAM(六晶体管静态随机存取存储器)单元。
背景技术
绝缘体上硅(SOI)器件提供相较于更多常规半导体器件而言的数项优点。例如,SOI器件可以具有比执行相似任务的其它类型的器件更低的功率消耗要求。SOI器件也可以具有比非SOI器件更低的寄生电容。这转换成所得电路的更快开关时间。此外,当使用SOI制作工艺来制造电路器件时可以避免互补金属氧化物半导体(CMOS)器件常常表现出的“闩锁(latchup)”现象。SOI器件对于电离辐射的不利效应也不那么敏感,因此往往在电离辐射可能造成操作错误的应用中更可靠。
一些SOI电路中的不足在于浮体效应。由于SOI器件的额外隔离,所以通常没有接触到体或者阱节点。在原理上,可以在SOI CMOS中利用体连结(body tie)结构以添加到浮体节点的接触,但是这会引入寄生电阻和电容,其将消除自适应阱偏置的有利影响。
对于许多数字电路而言能够忽略这一影响。然而,如常用的6TSRAM单元的某些电路阵列单元的稳定性由于浮体所引起的容差问题而降级。通常通过增加阵列中FET的线性阈值电压(Vt)来应对这一点,但是这通常是以降低整体阵列性能为代价的。
一种近来革新的混合取向CMOS技术(HOT)使用SOI nFET和pFET以及常规块nFET和pFET(例如参见M.Yang等人在2003年的IEDM第453页以及美国公开第2004 0256700号(2004年12月23日)。
此外,相同或者不同的晶体取向能够用于nFET和pFET器件。不同晶体取向的使用允许独立地优化nFET(在硅中的nFET在(100)取向中具有最高的迁移率和性能)和pFET(在硅中的pFET在(110)取向中具有最高的迁移率和性能)的性能。此外在本领域中已知在(110)晶体平面之上形成的nFET器件已经降低了载流子迁移率和开关速度。在混合块SOI CMOS或者混合取向(HOT)块SOI CMOS可用的情况下,存在将一些阵列器件放置于块CMOS中的契机。在所有情况下,在单元的一部分中消除浮体效应将减少对增加线性Vt的需要并且将提供更好的单元稳定性和性能。此外,对于一些器件而言到阱区域的接触允许使用自适应阱偏置(例如参见J.Tschanz等人在2002年的J.Solid State Circuits第1396页中的描述),借助该自适应阱偏置,可以通过调节阱节点偏置值来控制这一区域中FET的Vt。能够按阵列动态地调节Vt以减少处理器在休眠模式下的功率(通过在这一模式下提高Vt)或者增强当正在存取阵列时的性能(通过在这一模式下降低Vt)。
鉴于上述,需要提供一种其中利用自适应阱偏置的表现出改进的单元稳定性和性能的混合块SOI 6T SRAM单元。
发明内容
本发明提供一种6T SRAM单元,该6T SRAM单元包括将在具有能够被部分或者完全耗尽电荷载流子的器件沟道的SOI衬底区域上的场效应晶体管(FET)与在基本上消除浮体效应的高度掺杂阱体接触的成块Si区域内的FET相结合,并且提供用以使用自适应阱偏置的手段,由此提供用以利用在阱端上的施加偏置来控制块Si区域FET的阈值电压的手段。
本发明将HOT结构的使用与6T-SRAM阵列中的器件相组合。针对位于块Si区域中的器件类型而产生和接触高度掺杂阱。然后针对块Si区域中放置的FET消除浮体效应,并且提高阵列性能和稳定性,这是因为消除了如常规SOI 6T-SRAM单元中的对提高线性Vt值的需要。此外,阱或者体节点提供如下手段,该手段用于施加偏置以针对常规块CMOS区域中放置的器件实施自适应阱偏置技术。此外由于阱是单极的,所以对于实施自适应阱偏置而言没有阱到阱的泄漏或者不利电容,这是相较于用于自适应阱偏置的常规块CMOS方案而言的主要优点。自适应阱偏置能够用来根据电路应用的需要而动态地减少阵列的功率消耗或者提高阵列性能。
广而言之,本发明提供一种6T SRAM单元结构,该结构包括:
包括SOI区域和块Si区域的衬底,其中所述SOI区域和所述块Si区域具有相同或者不同的晶体取向;
将所述SOI区域与所述块Si区域分离的隔离区域;
位于所述块Si区域中器件下方的阱区域和到所述阱区域的接触,其中所述接触通过施加偏置电压来稳定块Si区域中FET内的阈值电压;以及
器件配置,选自于:(a)位于块Si区域中的两个旁栅(pass-gate)nFET器件以及位于SOI区域中的两个下拉nFET器件和两个上拉pFET器件;(b)位于块Si区域中的两个旁栅nFET器件和两个下拉nFET器件以及位于SOI区域中的两个上拉pFET器件;(c)位于块Si区域中的两个下拉nFET器件以及位于SOI区域中的两个旁栅nFET器件和两个上拉pFET器件;以及(d)位于块Si区域中的两个上拉pFET器件以及位于SOI区域中的下拉nFET和旁栅nFET。
根据本发明,衬底的SOI区域包括具有如下厚度的SOI层,该厚度在器件被正向偏置时能够完全或者部分地耗尽电荷载流子。块Si区域还可以包括至少一个电阻器、电容器、二极管或者其组合。
能够通过利用一种包括晶片键合、掩模、蚀刻以及半导体层再生长的方法来提供上述结构。具体而言,本发明的方法包括以下步骤:提供衬底,该衬底至少包括通过绝缘层来分离的第一半导体层和第二半导体层,所述第一半导体层和所述第二半导体层具有相同或者不同的晶体取向;保护衬底的一部分以限定SOI区域,而留下衬底的另一部分不受保护,衬底的所述不受保护的部分限定块Si区域;蚀刻衬底的所述不受保护的部分以暴露第二半导体层的表面;在第二半导体层的所述暴露的表面上再生长半导体材料,所述半导体材料具有所述相同的晶体取向;平坦化包含所述半导体材料的衬底,使得第一半导体层的上表面与半导体材料的上表面基本上共面;以及在所述SOI区域中形成至少一个第一器件,而在所述块Si区域中在所述半导体材料上形成至少一个第二器件。特别地,处理从上述组(a)-(d)中选择的一个器件配置。
根据本发明,能够通过如下步骤来形成在块Si区域中的第二器件:以第一类型的掺杂剂注入块Si区域以提供阱区域;在块Si区域的表面之上形成至少一个栅极区域;以第二类型的掺杂剂形成与至少一个栅极区域相邻的源极和漏极区域;以及形成到阱区域的接触,其中该接触稳定浮体效应并且提供可以用来调节块Si区域中器件阈值电压的阱接触。形成到阱区域的接触包括:蚀刻块Si区域的表面的一部分以提供到阱区域的过孔;以及以导电材料填充到阱区域的过孔。
根据本发明,六晶体管静态随机存取存储器(6T-SRAM)中的所选器件被放置于块Si区域中,而将其它晶体管留在SOI区域中。具体而言考虑四种情况(见上文的(a)-(d))。在第一情况下,在块Si区域中放置仅两个nFET旁栅器件或者存取器件。在第二情况下,两个旁栅nFET器件和两个下拉nFET器件均在块Si区域中。在第三情况下,仅两个下拉nFET器件在块Si区域中。在这三种情况下,块区域的晶体取向将最有可能为(100)以得到最优nFET器件性能。在第四也就是最后的情况下,两个上拉pFET器件将在块Si区域中。在第四情况下,块区域的晶体取向将最可能为(110)或者(111)以得到硅器件中最优的nFET器件性能。更一般而言,在其它半导体材料系统(比如其它IV族元素以及III-V和II-VI族化合物)中,HOT工艺使最优晶体方向能够用于nFET和pFET器件。针对浮体SOI比对块器件而言的相同问题对于这些情况也将适用。
附图说明
图1A-1F是图示了在形成CMOS器件中使用的基本处理步骤的表示图(横截面图),该CMOS器件包含具有体接触的高性能SOI沟道MOSFET半导体器件。
图2A-2C是可以键合在一起并且在图1A-1F中描述的方法中使用的各种晶片的表示图。
图3是SOI衬底中常规6T SRAM单元的示意性表示图(现有技术)。用于所有晶体管的体节点是浮动的。所有晶体管通常在(100)晶体取向硅中。
图4A-4D是本发明的混合块-SOI 6T单元的示意性表示图,其中在示意图中有到电源电压(Vdd)接地的阱接触时示出了块区域中的FET器件而在省略这样的阱接触时示出了SOI区域中的浮体器件。
具体实施方式
现在通过参照以下讨论以及本发明的附图来具体地描述本发明,其提供一种用于相较于常规SOI技术而言提高混合块SOI技术中SRAM元件稳定性和性能的方法。在附图中,相似的和对应的单元通过相同的标号来指代。注意到出于说明的目的而提供本发明的附图,因此这些附图没有按比例绘制。
图1A图示了可以在本发明中利用的衬底10即混合衬底。如图所示,衬底10包括表面电介质层18、第一半导体层16、绝缘层14和第二半导体层12。
衬底10的表面电介质层18是通过热工艺(即氧化、氮化或者氮氧化工艺)或者沉积而在键合之前存在于初始晶片之一中或者在晶片键合之后形成在第一半导体层16之上的氧化物、氮化物、氮氧化物或者其它绝缘层。无论表面电介质层18的来源如何,表面电介质层18都具有从约3nm到约500nm的厚度,其中从约5nm到约20nm的厚度更为典型。
第一半导体层16包括任何半导体材料,该半导体材料例如包括Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它III-V或者II-VI族化合物半导体。第一半导体层16也可以包括预形成的SOI衬底的SOI层或者分层的半导体例如Si/SiGe。在一个非常优选的实施例中,第一半导体层16包括含Si半导体材料。第一半导体层16具有与第二半导体层12相同或者不同的晶体取向,该晶体取向优选地在(100)晶体平面中。虽然优选(100)晶体取向,但是第一半导体层16可以具有(111)晶体平面、(110)晶体平面或者其它晶体平面,只要第一半导体层16不是如下含Si材料,该含Si材料随后被处理以在(110)晶体平面上提供nFET器件。
第一半导体层16的厚度可以根据用来形成衬底10的初始晶片而变化。然而通常第一半导体层16具有从约5nm到约100nm的初始厚度,该厚度然后可以变薄为40nm或者更少的厚度。通过平坦化、研磨、湿蚀刻、干蚀刻或者其任何组合来使第一半导体层16变薄到所需厚度。在优选实施例中,通过氧化和湿蚀刻来使第一半导体层16变薄以实现所需厚度从而针对本发明的目的来提供薄的绝缘体上硅衬底的上部含Si层。
位于第一半导体层16与第二半导体层12之间的绝缘层14具有视用来产生衬底10的初始晶片而定的可变厚度。然而通常绝缘层14具有从约1nm到约500nm的厚度,其中从约1nm到约50nm的厚度更为典型。绝缘层14是在键合之前形成于一个或者两个晶片上的氧化物或者其它相似的绝缘体材料。
第二半导体层12包括可以与第一半导体层16相同或者不同的任何半导体材料。因此,第二半导体层12可以包括例如Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它III-V或者II-VI族化合物半导体。第二半导体层12也可以包括预形成的SOI衬底的SOI层或者分层的半导体例如Si/SiGe。在本发明的一个非常优选实施例中,第二半导体层12包括含Si半导体材料。第二半导体层12具有与第一半导体层16相同或者不同的晶体取向,优选地在(100)晶体平面中。虽然优选(100)晶体取向,但是第二半导体层12可以具有(111)晶体平面、(110)晶体平面或者其它晶体平面,只要第二半导体层12不是如下含Si材料,该含Si材料随后被处理以在(110)晶体表面上提供nFET器件。
第二半导体层12的厚度可以根据用来形成衬底10的初始晶片而变化。然而通常第二半导体层12具有从约5nm到约200nm的厚度,其中从约5nm到约100nm的厚度更为典型。
图1A中所示衬底10包括键合在一起的两个半导体晶片。在制作衬底10中使用的两个晶片可以包括:两个SOI晶片(见图2A),其中表示为1的一个晶片包括第一半导体层16,而表示为2的另一晶片包括第二半导体层12;SOI晶片(表示为2)和块半导体晶片(表示为1;见图2B);或者SOI晶片(表示为2)和块晶片(表示为1),该块晶片包括离子注入区域11,比如H 2 注入区域,该注入区域可以用来在键合过程中分裂至少一个晶片的一部分。
通过先使两个晶片相互紧密接触、可选地将外力施加到接触的晶片、然后在能够将两个晶片键合在一起的条件之下加热两个接触的晶片来实现键合。可以在有外力或者没有外力时执行加热步骤。典型地在从约2小时至20小时的时间段中在从约200℃至约1050℃的温度下在惰性氛围中执行加热步骤。更典型地在从约2小时至20小时的时间段中在从约200℃至约400℃的温度下执行键合。术语“惰性氛围”在本发明中用来表示其中利用惰性气体如He、Ar、N 2 、Xe、Kr或者其混合物的环境。在键合过程中使用的优选氛围是N 2
在利用两个SOI晶片的实施例中,可以利用平坦化工艺如化学机械抛光(CMP)或者研磨和蚀刻,在键合之后去除至少一个SOI晶片的一些材料层。平坦化工艺在达到表面电介质层18时停止。
在其中一个晶片包括离子注入区域的实施例中,离子注入区域在键合过程中形成有孔区域,该有孔区域使晶片在离子注入区域以上的部分脱离,留下例如在图1A中示出的键合晶片。注入区域通常包括H 2 离子,其中利用本领域技术人员公知的离子注入条件将这些离子注入到晶片的表面中。
在待键合的晶片中不含电介质层的实施例中,可以通过热工艺如氧化或者通过常规沉积工艺如化学气相沉积(CVD)、等离子增强CVD、原子层沉积、化学溶液沉积以及其它相似的沉积工艺在键合晶片之上形成表面电介质层18。
现在参照图1B,然后在图1A的衬底10的预定部分上形成掩模20以便保护衬底10的一部分而留下衬底10的另一部分不受保护。衬底10中受保护的部分限定了衬底的SOI区域22,而衬底10中不受保护的部分限定了块Si区域24。在一个实施例中,通过将光刻胶掩模施加到衬底10的整个表面而在表面电介质层18的预定部分上形成掩模20。在施加光刻胶掩模之后,通过光刻来对掩模进行构图,该光刻包括将光刻胶暴露于辐射图案以及利用抗蚀显影剂对图案进行显影这些步骤。例如在图1B中示出了包括在衬底10的预定部分上形成的掩模20的所得结构。
在另一实施例中,掩模20是利用光刻和蚀刻来形成和构图的氮化物或者氮氧化物层。可以在限定衬底10的块Si区域24之后去除氮化物或者氮氧化物掩模20。
在衬底10之上形成掩模20之后,对该结构进行一个或者多个蚀刻步骤以便暴露块Si区域24中第二半导体层12的表面。具体而言,在本发明的这一点使用的一个或者多个蚀刻步骤去除了表面电介质层18中不受保护的部分以及下面的第一半导体层16的部分和将第一半导体层16与第二半导体层12分离的绝缘层14的部分。可以利用单个蚀刻工艺来执行蚀刻或者可以利用多个蚀刻步骤。在本发明的这一点使用的蚀刻可以包括干蚀刻工艺,比如反应离子蚀刻、离子束蚀刻、等离子蚀刻或者激光蚀刻,也可以包括其中利用化学蚀刻剂的湿蚀刻工艺,或者其任何组合。在本发明的优选实施例中,在有选择地去除块Si区域24中表面电介质层18、第一半导体层16和绝缘层14的未受保护部分时,使用反应离子蚀刻(RIE)。例如在图1C中示出了在已经执行蚀刻工艺之后的所得结构。注意到在这一蚀刻步骤之后暴露受保护的SOI区域22即表面电介质层18、第一半导体层16和绝缘层14的侧壁。如图所示,层18、16和14的暴露侧壁与掩模20的最外沿对准。
然后利用常规抗蚀剂剥离工艺从图1C中所示结构中去除掩模20,然后通常但并非总是在暴露侧壁上形成衬垫或者间隔物25。通过沉积和蚀刻来形成可选的衬垫或者间隔物25。衬垫或者间隔物25包括绝缘材料如例如氧化物。
在形成可选的衬底或者间隔物25之后,在块Si区域24中的暴露的第二半导体层12上形成半导体材料26。根据本发明,半导体材料26具有与第二半导体层12的晶体取向相同的晶体取向。例如在图1D中示出了所得结构。
半导体材料26可以包括能够利用有选择的外延生长方法来形成的任何含Si半导体,比如Si、应变Si、SiGe、SiC、SiGeC或者其组合。在一些优选实施例中,半导体材料26包括Si。在本发明中,半导体材料26可以称为再生长半导体材料26。
接着对图1D中所示结构进行平坦化工艺如化学机械抛光(CMP)或者研磨,使得半导体材料26的上表面与第一半导体层16的上表面基本上共面。注意在这一平坦化工艺过程中去除了表面电介质层18中先前受保护的部分。
在提供基本上平坦的表面之后,通常形成隔离区域27如浅沟槽隔离区域以便将SOI区域22与块Si区域24相隔离。利用本领域技术人员公知的处理步骤来形成隔离区域27,这些步骤例如包括限定和蚀刻沟槽、可选地将沟槽与扩散阻挡层排成一行以及用沟道电介质如氧化物填充沟槽。在沟槽填充之后,可以平坦化该结构以及可以执行可选的致密化工艺步骤以使沟槽电介质致密化。
例如在图1E中示出了所得的包含隔离区域27的基本上平坦的结构。如图所示,图1E的结构包括在SOI区域22内的暴露的第一半导体层16以及在块Si区域24内的再生长的半导体材料26,其中第一半导体层16和半导体材料26具有相同或者不同的晶体取向。在本发明的一个实施例中,层16和层26具有相同的晶体取向。在本发明的一个实施例中,层16和26优选地具有在(100)晶体平面中的表面。
参照图1F以及在下一工艺步骤中,处理SOI区域22以提供SOIMOSFET以及处理块Si区域24以提供具有基本上消除浮体效应的体接触的器件并且提供用以调节块Si区域24中FET阈值电压的手段。
在处理SOI区域22和块Si区域24之前,可以在衬底10内形成器件隔离区域27’。通过结合常规阻挡掩模来利用常规干蚀刻工艺如反应离子蚀刻(RIE)或等离子体蚀刻有选择地蚀刻衬底中的沟槽,能够提供器件隔离区域27’。器件隔离区域27’在块Si区域24和SOI区域22内提供隔离并且与将块Si区域24与SOI区域22相分离的隔离区域27相似。可选地,器件隔离区域27’可以是使用硅局部氧化工艺来形成的场隔离区域。
可以利用常规阻挡掩模技术来单独地处理SOI区域22和块Si区域24。阻挡掩模可以包括常规软和/或硬掩模材料并且能够使用沉积、光刻和蚀刻来形成。在优选实施例中,阻挡掩模包括光刻胶。能够通过将匀厚(blanket)光刻胶层施加到衬底10的表面、将光刻胶层暴露于辐射图案、然后使用常规抗蚀显影剂将图案显影到光刻胶层中来产生光刻胶阻挡掩模。
可选地,阻挡掩模能够是硬掩模材料。硬掩模材料包括可以通过化学气相沉积(CVD)和有关方法来沉积的电介质。通常,硬掩模组成包括氧化硅、碳化硅、氮化硅、氮碳化硅和其它相似材料。旋涂电介质也可以用作硬掩模材料,包括但不限于硅倍半氧烷、硅氧烷和硼磷硅玻璃(BPSG)。
可以通过将p型或者n型掺杂剂有选择地注入衬底10的块Si区域24中而在成块Si区域24中形成阱区域37、38,其中如上所述衬底10的SOI区域22可以受阻挡掩模保护。在图1F中所示例子中,注入pFET块Si器件区域35以提供n型阱37而注入nFET块Si器件区域36以提供p型阱38。
也可以在SOI区域22中有选择地注入SOI层。在图1F中所示例子中,注入pFET SOI区域41以提供n型沟道区域而注入nFET SOI区域42以提供p型沟道区域。
然后能够通过先在衬底表面之上匀厚沉积栅极电介质层、然后在栅极电介质层之上沉积栅极导体层而在SOI区域22和块Si区域24内形成栅极导体堆叠28、29。栅极电介质层可以包括任何常规栅极电介质材料如SiO 2 或者任何高k栅极电介质材料如HfO 2 。栅极导体层可以包括任何导电材料如掺杂多晶硅。然后使用常规沉积、光刻和蚀刻工艺来蚀刻栅极导体层和栅极电介质层以在衬底10的SOI区域22和块Si区域24内提供栅极导体堆叠28,29,如图1F中所示。可选地,可以使用阻挡掩模来分别在SOI区域22内提供栅极导体堆叠28而在块Si区域24内提供栅极导体堆叠29。
在图1F中所示实施例中以及在接下来的一连串工艺步骤过程中,然后在SOI区域22内有选择地形成SOI MOSFET器件,而块Si区域24受硬或者软阻挡掩模保护。例如,能够在注入之前形成构图的光刻胶所提供的阻挡掩模以在SOI区域22内为利用一个掺杂剂类型进行掺杂的栅极导体和/或源极/漏极扩散区40预先选择衬底区域。能够重复阻挡掩模施加和注入过程以利用不同的掺杂剂类型如n型或者p型掺杂剂来掺杂栅极导体堆叠28、源极/漏极扩散区域40、源极/漏极扩展区域或者晕环(halo)区域(未示出)的所选导电材料。在每次注入之后,可以使用常规光刻胶剥离化学过程来去除阻挡掩模抗蚀剂。在一个优选实施例中,可以重复构图和注入工艺步骤以提供至少一个pFET器件41和至少一个nFET器件42,其中通过隔离区域27’来分离pFET41和nFET器件42。
在注入之前,邻近于栅极导体堆叠28形成间隔物6,其中可以调节间隔物的宽度以补偿p型和n型掺杂剂的不同扩散速率。此外,可以处理在SOI区域22内的pFET和nFET器件以提供硅化物区域或者在超薄沟道MOSFET中通常利用的任何其它常规结构。在SOI区域22内形成器件41、42之后,可以从块Si区域24剥离硬掩模,然后在衬底10的SOI区域22之上形成另一硬掩模,留下块Si区域24被暴露。
然后处理块Si区域24以在块Si衬底上提供与SOI衬底相比具有增强性能的器件。例如,可以处理块Si区域24以提供在半导体制造中通常普遍的器件,比如:电阻器;电容器,包括去耦合电容器、平面式电容器和深沟槽电容器;二极管;以及存储器器件,比如动态随机存取存储器(DRAM)和嵌入式动态随机存取存储器(eDRAM)。在优选实施例中,块Si区域24包括体接触50、51。在一个例子中,如图1F中所示,处理块Si区域24以提供具有体接触50、51的MOSFET。
在图1F中所示实施例中,处理块Si区域24以提供各具有体接触50、51的至少一个p型MOSFET 35和至少一个n型MOSFET 36,其中通过器件隔离区域27’将p型MOSFET 35与n型MOSFET 36相分离。与在SOI区域22内形成的器件相似,可以利用构图的阻挡掩模有选择地注入块Si区域24以提供p型MOSFET 35和n型MOSFET 36。
在注入之后,然后将体接触50、51形成到衬底10的块Si区域24内的至少一个器件。到块Si区域24内各MOSFET器件35、36的体接触50、51与器件的阱区域电接触并且通过隔离区域26与MOSFET的源极和漏极区域40相分离。
可以使用光刻、蚀刻和沉积来形成体接触50、51。更具体地,可以通过对衬底10中块Si区域24内的一部分进行构图并且蚀刻暴露的表面以形成到至少一个MOSFET 35、36的至少一个阱区域37、38的过孔来形成体接触50,51。蚀刻工艺可以是定向蚀刻如反应离子蚀刻。在过孔形成之后,然后通过使用常规处理如CVD或者电镀将导电材料沉积到过孔中来形成体接触50、51。在形成体接触50、51中使用的导电材料可以是掺杂多晶硅或者导电金属。导电金属可以包括但不限于钨、铜、铝、银、金及其合金。在优选实施例中,到nFET SOI器件36的体接触51是p型掺杂多晶硅而到pFET SOI器件35的体接触50是n型掺杂多晶硅。
注意到在SOI区域22内形成的器件和在衬底10的块Si区域24内形成的器件均形成于具有相同或者不同晶体取向的表面之上。在一个优选实施例中,在SOI区域22内的器件和在块Si区域24内形成的器件均形成于具有(100)晶体平面的表面上。在另一优选实施例中,在SOI区域22内的nFET和pFET器件形成于具有(100)晶体平面的表面上,而在块Si区域24内形成的pFET器件均形成于具有(110)晶体平面的表面上。在另一优选实施例中,在SOI区域22内的pFET器件形成于具有(110)晶体平面的表面上,而在块Si区域24内形成的nFET和pFET器件均形成于具有(100)晶体平面的表面上。
考虑类型A混合CMOS以及相反而言的类型B混合CMOS,该类型A混合CMOS包括块Si区域24中的nFET器件以及SOI区域22中的pFET器件,该类型B混合CMOS包括块Si区域24中的pFET器件以及SOI区域22中的nFET器件,其中所有器件处于(100)晶体取向。也考虑类型A HOT CMOS以及相反而言的类型B HOTCMOS,该类型A HOT CMOS包括块Si区域24中的(100)晶体取向的nFET器件以及SOI区域22中的(110)或者(111)晶体取向的pFET器件,该类型B HOT CMOS包括块Si区域24中的(110)或者(111)晶体取向的pFET器件以及SOI区域22中的(100)晶体取向的nFET器件。
图3示出了其中所有体(或者阱)节点不被接触并且因此浮动的常规SOI 6T-SRAM单元的示意图。在图4A-4D中示出了将在图1F中概括的物理结构中实施的本发明的四种最有可能的6T-SRAM单元情况。注意到使用上述处理步骤来实现在图4A-4D中示意性示出的单元布局。在上文中,在SOI区域22和块Si区域24内的FET包括共计六个晶体管,这些晶体管的配置将在下文中更具体地加以描述。
图4A示出了类型A混合CMOS中6T-SRAM单元的示意图。nFET N1和N3放置于块CMOS区域24中。所有晶体管放置于100硅中。由于在旁栅中不再有浮体效应,所以这一配置具有稳定性益处。此外,成块放置旁栅(nFET N2和N3)增加了pFET下拉与nFET旁栅电流驱动之比(β),因为体效应增加了旁栅Vt。在SOI区域中维持nFET下拉为这些器件维持了SOI的速度优点。
图4B示出了类型A混合CMOS或者类型A HOT CMOS中6T-SRAM单元的示意图。nFET N1、N2、N3和N4放置于块CMOS中。nFET都在(100)晶体取向的硅中,pFET可以是(110)或者(100)晶体取向的硅。由于在旁栅和下拉nFET器件中没有浮体效应,所以这一实施例具有最好的单元稳定性。更快的pFET(来自SOI或者归因于(110)晶体取向的硅迁移率提高)也提高了稳定性并且对单元读性能几乎没有影响。
图4C示出了类型A混合CMOS中6T-SRAM单元的示意图。下拉nFET N2和N4放置于块CMOS中。所有晶体管在(100)晶体取向的硅中。利用块下拉nFET,消除了造成SOI中Vt问题的主要因素,但是旁栅仍然有助于维持SOI速度优点,因为旁栅上的减少结电容减少了位线电容。
图4D示出了类型A混合CMOS或者类型A HOT CMOS中6T-SRAM单元的示意图。pFET P1和P2放置于块CMOS中并且可以是100或者110硅。尽管最可能相较于先前列举的实施例而言对单元稳定性有不那么明显的影响,但是块放置pFET上拉器件将提高稳定性。
在图4A-4D中呈现的所有实施例中,阱节点可以附加到可以动态地调节阱偏置值的偏置电源。这允许使用自适应阱偏置方案。通过施加阱偏置,块区域中器件的Vt是可调的。这一Vt控制是一种用以针对更高的性能(低Vt)或者优化的功率消耗(高Vt)有选择地调节电路的很有用的技术。
尽管已经参照其优选实施例特别地示出和描述了本发明,但是本领域技术人员将理解可以在不脱离本发明的精神和范围的情况下做出形式和细节上的前述以及其它变化。因此本意在于使本发明不限于描述和图示的准确形式及细节而落入所附权利要求的范围内。