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1. WO2007108104 - DISPOSITIF A SEMI-CONDUCTEURS ET SON PROCEDE DE FABRICATION

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[ JA ]
明 細書

半導体装置及びその製造方法

技術分野

[0001] 本発明は、高耐圧を要求される半導体装置及びその製造方法に関し、特に少なく ともドレインがオフセット構造を有するトランジスタ構造の半導体装置を対象とする。 背景技術

[0002] 近年、有機 EL、 LCD, PDP、 MEMS等に代表されるディスプレイ等に使用される 表示素子や、プリンタの各種ドライバ及び DCコンバータ等として使用される半導体素 子において、高い耐圧が要求されている。

[0003] 高耐圧の半導体素子として、 MOSトランジスタを例示して説明する。

図 22及び図 23A〜図 23Dは、従来の高耐圧の MOSトランジスタを示す概略図で ある。ここで、図 22が平面図であり、図 23Aが図 22の破線 I— Γに沿った断面図、図 23Bが図 22の破線 II— ΙΓに沿った断面図、図 23Cが図 22の破線 III— ΠΓに沿った 断面図、図 23Dが図 22の破線 IV— IV'に沿った断面図である。

[0004] この MOSトランジスタでは、半導体基板 100上に素子分離構造、ここではフィール ド酸化膜 102が LOCOS法により形成されて矩形状の素子領域 103が画定される。 ここで、半導体基板 100の表層において、素子領域 103を含むようにゥエル 101が形 成されている。

[0005] 更に、素子領域 103を横切るように、帯状のゲート電極 105が素子領域 103上でゲ ート絶縁膜 104を介してパターン形成され、ゲート電極 105の両側面にはサイドゥォ ール絶縁膜 111が形成されており、ゲート電極 105の両側における素子領域 103の 表層には、不純物が低濃度に導入されてなる一対の LDD領域 106が形成され、 LD D領域 106と各々重畳するように、これらよりも高濃度に不純物が導入されてなるソー ス領域 107及びドレイン領域 108が形成されている。

[0006] また、半導体基板 100のフィールド酸化膜 102の直下には、フィールド酸化膜 102 を介して隣接する半導体素子との間で不純物領域間の電荷流出を防止するため、ソ ース領域 107及びドレイン領域 108と反対導電型の不純物が導入されてなるチヤネ ルストップ領域 109が形成されている。

[0007] ここで、ドレイン領域 108は、当該 MOSトランジスタの高耐圧を確保するため、 LD

D領域 106の端部から所定距離だけオフセットされるように形成されている。このオフ セットに伴レ、、チャネルストップ領域 109も LDD領域 106の端部から所定距離だけ離 間させ、高耐圧を確保している。

[0008] 特許文献 1 :特開平 6— 216380号公報

特許文献 2:特開 2004— 207499号公報

発明の開示

[0009] 従来の高耐圧の MOSトランジスタにおいて、チャネルストップ領域 109を形成する 場合、図 22に示すように、素子領域 103を当該素子領域 103よりも広ぐその端部か ら一定距離離れたところまでレジストマスク 110で覆った状態で、半導体基板 100に イオン注入する。従って、図 23A及び図 23Dに示すように、ゲート電極 105下におけ る素子領域 103の端部とレジストマスク 110 (チャネルストップ領域 109の形成後に除 去される)の端部との間の領域 103a下では、フィールド酸化膜 102を介した半導体 基板 100にはゥエル 101のみが存在する状態となる。

[0010] この場合、電子の通路となる部分では不純物濃度の低い状態であるため、当該 M OSトランジスタに高電圧を印加することにより耐圧の劣化を招く。この耐圧劣化に起 因して、図 24に示すように、ドレイン電圧に対するドレイン電流特性においていわゆ るハンプが発生し、 MOSトランジスタの閾値電圧が本来要求される値に比べて低下 するという問題が生じる。

[0011] この問題に対処すベぐ特許文献 1 , 2に示すように、図 22における素子領域 103 の領域 103aに相当する部位に、ゥエルよりも不純物濃度が高い不純物領域を形成 するための対策が提案されている。

[0012] 特許文献 1では、素子領域において、ソース/ドレイン領域を囲むようにこれらと反 対導電型の不純物を導入してなる矩形リング状の不純物領域を設ける MOSトランジ スタの構成が開示されている。しかしながらこの技術では、ゲート電極のゲート幅に相 当する部分とチャネルストップ領域とが重なるため、トランジスタ特性の劣化を来すこ とになる。

[0013] 特許文献 2では、チャネルストップ領域を形成するときのレジストマスクを、図 22に おける素子領域 103の領域 103aに相当する部分を露出するように凹状に形成する 。このレジストマスクを用いて不純物を導入することにより、領域 103aに相当する部 分の素子分離構造下にもチャネルストップ領域を形成することができる。

[0014] 特許文献 2の技術によれば、図 24に示したハンプについては改善される。しかしな がら、素子分離構造の形成後にチャネルストップ領域を形成するためのイオン注入を 行う場合には、素子分離構造を透過し、その底部付近に不純物濃度のピークが位置 するように高い加速エネルギーで注入する必要がある。結果として、ゲート電極のゲ ート幅に相当する部分の下部に不純物濃度の高い領域が形成されてしまう。この高 不純物濃度の領域の存在により、トランジスタ特性に変動を来すことになる。当該領 域の形成形態は製造ばらつきにより不安定であり、トランジスタ特性の変動を制御す ることができないとレ、う問題がある。

[0015] この場合、安定したトランジスタ特性を得るためには、素子分離構造の形成法を LO COS法に限定し、フィールド酸化膜を形成する際の耐酸化膜のパターンがあり、且 つフィールド酸化を行う前にチャネルストップ領域を形成する必要があった。

[0016] このように、高耐圧の MOSトランジスタを実現するための従来の技術では、トランジ スタ特性に変動劣化を制御抑制することが困難であり、素子分離構造の選択及びそ の形成工程の位置を限定しなければならないという問題がある。

[0017] 本発明は、上記の問題に鑑みてなされたものであり、素子分離構造の形成方法及 びその工程位置に依らずにトランジスタ特性の変動劣化を抑止し、比較的簡易且つ 確実に高耐圧を実現する信頼性の高い半導体装置及びその製造方法を提供するこ とを目的とする。

[0018] 本発明の半導体装置は、半導体基板表面の素子分離領域に形成されて、当該半 導体基板上で素子領域を画定する素子分離構造と、前記素子領域を横切るように形 成されたゲート電極と、前記ゲート電極の両側における前記素子領域に不純物が導 入されてなる一対の導電領域とを含み、前記各導電領域は、それぞれ低濃度領域と 当該低濃度領域よりも不純物濃度の高い高不純物領域とが重畳されてなり、前記各 導電領域の少なくとも一方は、前記高不純物領域が前記低濃度領域内で当該低濃

度領域の端部からオフセットされた状態に形成されており、前記素子分離構造は、前 記素子領域が前記ゲート電極下の部分においてゲート長よりも狭幅で外方へ向かつ て突出する突出部を有するように、前記ゲート電極下の部分で凹形状に形成され、 前記突出部の表層に、前記導電領域とは反対導電型の不純物が導入されてなる表 層導電領域が形成されてレ、る。

[0019] 本発明の半導体装置の製造方法は、半導体基板表面の素子分離領域に、当該半 導体基板上で素子領域を画定する素子分離構造を形成する工程と、前記素子領域 を横切るようにゲート電極を形成する工程と、前記ゲート電極の両側における前記素 子領域に不純物を導入し、一対の導電領域を形成する工程とを含み、前記各導電 領域を、それぞれ低濃度領域と当該低濃度領域よりも不純物濃度の高い高不純物 領域とが重畳されてなり、前記各導電領域の少なくとも一方は、前記高不純物領域 が前記低濃度領域内で当該低濃度領域の端部力オフセットされた状態に形成し、 前記素子分離構造を、前記素子領域が前記ゲート電極下の部分においてゲート長 よりも狭幅で外方へ向かって突出する突出部を有するように、前記ゲート電極下の部 分で凹形状に形成し、前記突出部の表層に、前記導電領域とは反対導電型の不純 物を導入して表層導電領域を形成する。

図面の簡単な説明

[0020] [図 1]図 1は、第 1の実施形態による高耐圧の MOSトランジスタの構成を示す概略平 面図である。

[図 2A]図 2Aは、図 1の破線 Ι— Γに沿った概略断面図である。

[図 2B]図 2Bは、図 1の破線 ΙΙ— ΙΓに沿った概略断面図である。

[図 2C]図 2Cは、図 1の破線 ΠΙ_ΠΓに沿った概略断面図である。

[図 2D]図 2Dは、図 1の破線 IV—IV'に沿った概略断面図である。

[図 2Ε]図 2Εは、図 1の破線 V—V'に沿った概略断面図である。

[図 3Α]図 3Αは、第 1の実施形態による高耐圧の MOSトランジスタの製造方法を示 す概略断面図である。

[図 3Β]図 3Βは、第 1の実施形態による高耐圧の MOSトランジスタの製造方法を示す 概略断面図である。

園 3C]図 3Cは、第 1の実施形態による高耐圧の MOSトランジスタの製造方法を示 す概略断面図である。

園 3D]図 3Dは、第 1の実施形態による高耐圧の MOSトランジスタの製造方法を示 す概略断面図である。

園 4A]図 4Aは、第 1の実施形態による高耐圧の M〇Sトランジスタの製造方法を示 す概略断面図である。

[図 4B]図 4Bは、第 1の実施形態による高耐圧の M〇Sトランジスタの製造方法を示す 概略断面図である。

園 4C]図 4Cは、第 1の実施形態による高耐圧の MOSトランジスタの製造方法を示 す概略断面図である。

園 5A]図 5Aは、第 1の実施形態による高耐圧の M〇Sトランジスタの製造方法を示 す概略断面図である。

園 5B-1]図 5B— 1は、第 1の実施形態による高耐圧の MOSトランジスタの製造方法 を示す概略断面図である。

園 5B-2]図 5B— 2は、第 1の実施形態による高耐圧の MOSトランジスタの製造方法 を示す概略断面図である。

園 6A]図 6Aは、第 1の実施形態による高耐圧の MOSトランジスタの製造方法を示 す概略断面図である。

[図 6B]図 6Bは、第 1の実施形態による高耐圧の MOSトランジスタの製造方法を示す 概略断面図である。

園 6C]図 6Cは、第 1の実施形態による高耐圧の MOSトランジスタの製造方法を示 す概略断面図である。

園 7]図 7は、第 2の実施形態による高耐圧の MOSトランジスタの構成を示す概略平 面図である。

[図 8A]図 8Aは、図 7の破線 Ι— Γに沿った概略断面図である。

[図 8B]図 8Bは、図 7の破線 ΙΙ— ΙΓに沿った概略断面図である。

[図 8C]図 8Cは、図 7の破線 ΠΙ_ΠΓに沿った概略断面図である。

[図 8D]図 8Dは、図 7の破線 IV—IV'に沿った概略断面図である。

園 9A]図 9Aは、第 2の実施形態による高耐圧の MOSトランジスタの製造方法を示 す概略断面図である。

[図 9B]図 9Bは、第 2の実施形態による高耐圧の MOSトランジスタの製造方法を示す 概略断面図である。

園 9C]図 9Cは、第 2の実施形態による高耐圧の MOSトランジスタの製造方法を示 す概略断面図である。

園 10A]図 10Aは、第 2の実施形態による高耐圧の M〇Sトランジスタの製造方法を 示す概略断面図である。

園 10B- 1]図 10B— 1は、第 2の実施形態による高耐圧の MOSトランジスタの製造方 法を示す概略断面図である。

園 10B- 2]図 10B— 2は、第 2の実施形態による高耐圧の MOSトランジスタの製造方 法を示す概略断面図である。

園 11A]図 11Aは、第 2の実施形態による高耐圧の MOSトランジスタの製造方法を 示す概略断面図である。

[図 11B]図 11Bは、第 2の実施形態による高耐圧の MOSトランジスタの製造方法を 示す概略断面図である。

園 11C]図 11Cは、第 2の実施形態による高耐圧の MOSトランジスタの製造方法を 示す概略断面図である。

園 12A]図 12Aは、第 2の実施形態による高耐圧の MOSトランジスタの製造方法を 示す概略断面図である。

園 12B]図 12Bは、第 2の実施形態による高耐圧の MOSトランジスタの製造方法を 示す概略断面図である。

園 12C]図 12Cは、第 2の実施形態による高耐圧の MOSトランジスタの製造方法を 示す概略断面図である。

園 13]図 13は、第 3の実施形態による高耐圧の MOSトランジスタの構成を示す概略 平面図である。

[図 14A]図 14Aは、図 13の破線 Ι— Γに沿った概略断面図である。

[図 14B]図 14Bは、図 13の破線 ΙΙ— ΙΓに沿った概略断面図である。

[図 14C]図 14Cは、図 13の破線 III— ΠΓに沿った概略断面図である。

[図 14D]図 14Dは、図 13の破線 IV— IV'に沿った概略断面図である。

[図 14E]図 14Eは、図 13の破線 V— V'に沿った概略断面図である。

園 15A]図 15Aは、第 3の実施形態による高耐圧の M〇Sトランジスタの製造方法を 示す概略断面図である。

園 15B]図 15Bは、第 3の実施形態による高耐圧の M〇Sトランジスタの製造方法を 示す概略断面図である。

園 15C]図 15Cは、第 3の実施形態による高耐圧の MOSトランジスタの製造方法を 示す概略断面図である。

園 15D]図 15Dは、第 3の実施形態による高耐圧の MOSトランジスタの製造方法を 示す概略断面図である。

園 16A- 1]図 16A—1は、第 3の実施形態による高耐圧の M〇Sトランジスタの製造方 法を示す概略断面図である。

園 16A-2]図 16A— 2は、第 3の実施形態による高耐圧の MOSトランジスタの製造方 法を示す概略断面図である。

園 16B-1]図 16B— 1は、第 3の実施形態による高耐圧の MOSトランジスタの製造方 法を示す概略断面図である。

園 16B-2]図 16B— 2は、第 3の実施形態による高耐圧の MOSトランジスタの製造方 法を示す概略断面図である。

園 17]図 17は、第 4の実施形態による高耐圧の MOSトランジスタの構成を示す概略 平面図である。

[図 18A]図 18Aは、図 17の破線 Ι— Γに沿った概略断面図である。

[図 18B]図 18Bは、図 17の破線 ΙΙ— ΙΓに沿った概略断面図である。

[図 18C]図 18Cは、図 17の破線 ΠΙ_ΠΓに沿った概略断面図である。

[図 18D]図 18Dは、図 17の破線 IV—IV'に沿った概略断面図である。

園 19]図 19は、第 4の実施形態による高耐圧の MOSトランジスタの構成における他 の例を示す概略平面図である。

[図 20]図 20は、第 5の実施形態による高耐圧の MOSトランジスタの構成を示す概略 平面図である。

[図 21A]図 21Aは、図 20の破線 I Γに沿った概略断面図である。

[図 21B]図 21Bは、図 20の破線 II— ΙΓに沿った概略断面図である。

[図 22]図 22は、従来の実施形態による高耐圧の MOSトランジスタの構成を示す概 略平面図である。

[図 23A]図 23Aは、図 22の破線 Ι Γに沿った概略断面図である。

[図 23B]図 23Bは、図 22の破線 ΙΙ— ΙΓに沿った概略断面図である。

[図 23C]図 23Cは、図 22の破線 ΙΠ ΙΙΓに沿った概略断面図である。

[図 23D]図 23Dは、図 22の破線 IV—IV'に沿った概略断面図である。

[図 24]図 24は、ゲート電極とドレイン電流との関係を示す特性図である。

発明を実施するための最良の形態

[0021] 一本発明の基本骨子

本発明者は、素子分離構造の形成方法及びその工程位置に依らずにトランジスタ 特性の変動劣化を抑止すべく鋭意検討を重ねた結果、以下の主要構成に想到した 。即ち、素子分離構造を、素子領域がゲート電極下の部分においてゲート長よりも狭 幅で外方へ向かって突出する突出部を有するように、ゲート電極下の部分で凹形状 に形成する。そして、突出部の表層に、例えばソース/ドレイン領域となる導電領域 と反対導電型の不純物を導入して表層導電領域を形成する。

[0022] 本発明では、素子領域におけるゲート電極下の部分について、少なくとも突出部に 表層導電領域を形成することにより、十分な閾値電圧を確保することができる。その 一方で、突出部はゲート長よりも幅狭に形成されているため、素子領域の一部ではあ るが活性領域としては機能しなレ、。そのため、素子分離構造下にチャネルストップ領 域を形成し、このチャネルストップ領域の端部が素子分離構造の端部から突き出たと しても、ゲート電極のゲート幅に相当する部分の下部にはチャネルストップ領域は存 することなく(チャネルストップ領域の端部がゲート幅に相当する部分に達することなく )、ゲート電極のゲート幅に相当する部分とチャネルストップ領域の端部とは離間した 状態で保たれる。従って、トランジスタ特性の変動劣化が抑止され、安定した十分なト ランジスタ特'性を得ることができる。

[0023] 本発明を適用した具体的な緒実施形態

以下、本発明を高耐圧の MOSトランジスタ、ここでは N型の MOSトランジスタに適 用した適用した具体的な緒実施形態にっレ、て、図面を参照しながら詳細に説明する

[0024] [第 1の実施形態]

(MOSトランジスタの構成)

図 1及び図 2A〜図 2Eは、第 1の実施形態による高耐圧の MOSトランジスタの構成 を示す概略図である。ここで、図 1が平面図であり、図 2Aが図 1の破線 Ι Γに沿った 断面図、図 2Bが図 1の破線 ΙΙ— ΙΓに沿った断面図、図 2Cが図 1の破線 ΙΙΙ— ΙΙΓに 沿った断面図、図 2Dが図 1の破線 IV—IV'に沿った断面図、図 2Eが図 1の破線 V

-Vに沿った断面図である。

[0025] この MOSトランジスタでは、シリコン半導体基板 1上に素子分離構造、ここでは STI

(Shallow

Trench Isolation)法による STI素子分離構造 7が形成され、半導体基板 1上で素子 領域 10が画定される。ここで、半導体基板 1の表層において、素子領域 10を含むよ うにゥエル 21が形成されてレ、る。

[0026] 更に、素子領域 10を横切るように、帯状のゲート電極 16が素子領域 10上でゲート 絶縁膜 14を介してパターン形成され、ゲート電極 16の両側面にはサイドウォール絶 縁膜 18が形成されており、ゲート電極 16の両側における素子領域 10の表層には、 不純物が低濃度に導入されてなる一対の LDD領域 19が形成され、 LDD領域 19と 各々重畳するように、これらよりも高濃度に不純物が導入されてなるソース領域 24及 びドレイン領域 25が形成されてレ、る。

[0027] また、半導体基板 1の STI素子分離構造 7の直下には、 STI素子分離構造 7を介し て隣接する M〇Sトランジスタ等との間で不純物領域間の電荷流出を防止するため、 ソース領域 24及びドレイン領域 25と反対導電型の不純物が導入されてなるチャネル ストップ領域 23が形成されている。

[0028] ここで、ドレイン領域 25は、当該 M〇Sトランジスタの高耐圧を確保するため、 LDD 領域 19の端部から所定距離だけオフセットされるように形成されてレ、る。このオフセッ トに伴い、チャネルストップ領域 23も LDD領域 19の端部から所定距離だけ離間させ

、高耐圧を確保している。

[0029] 本実施形態において、 STI素子分離構造 7は、素子領域 10がゲート電極 16下の 部分において外方へ向かって突出する一対の突出部 10aを有するように、ゲート電 極 16下の部分で凹形状に形成されている。

[0030] 突出部 10aは、その幅 Wが、ゲート電極 16のゲート長 G Lよりも狭幅で且つ所期の 形状に形成できる寸法以上 (即ち、使用するプロセスのテクノロジーで許容できる最 小寸法 (例えば 0. 18 z m)以上)とされている。また、その長さ Lが、少なくとも素子領 域 10と後述するチャネルストップ領域 23を形成するためのレジストマスク 11との距離 d以上であり、素子領域 10の形成用のパターンとゲート電極 16の形成用のパターン との位置合わせ精度を満たすように余裕を見込んだ寸法、例えば 0. 以上とさ れている。

[0031] そして、突出部 10aの表層に、例えばソース領域 24及びドレイン領域 25と反対導 電型の不純物を導入して表層導電領域が形成されている。本実施形態では、この表 層導電領域として、ゲート電極 16下における突出部 10aを含むシリコン素子領域 10 の表層にチャネルドーズ領域 22が形成されている。

[0032] 本実施形態では、ゲート電極 16下におけるゥエル 21内にチャネルドーズ領域 22を 形成することにより、十分な閾値電圧を確保することができる。その一方で、図 1に示 すように、突出部 10aはゲート長よりも幅狭に形成されているため、素子領域 10の一 部ではあるが活性領域としては機能しなレ、。そのため、図 2Dに示すように、 STI素子 分離構造 7下に形成されたチャネルストップ領域 23について、このチャネルストップ 領域 23の端部が STI素子分離構造 7の端部から突き出たとしても、ゲート電極 16の ゲート幅 G Wに相当する部分の下部にはチャネルストップ領域 23は存することなく(チ ャネルストップ領域 23の端部がゲート幅 G Wに相当する部分に達することなく)、グー ト電極 16のゲート幅 G Wに相当する部分とチャネルストップ領域 23の端部とは離間し た状態で保たれる。従って、この M〇Sトランジスタによれば、トランジスタ特性の変動 劣化が抑止され、安定した十分なトランジスタ特性を得ることができる。

[0033] (MOSトランジスタの製造方法)

図 3A〜図 6Cは、本実施形態による高耐圧の MOSトランジスタの製造方法を工程 順に示す概略断面図である。ここで、図 3A〜図 6Cのうち、図 5B— 2を除く各図が図 1の破線 II— ΙΓに沿った断面図、図 5B— 2が図 1の破線 IV— IV'に沿った断面図に 対応する。

[0034] 先ず、図 3Aに示すように、シリコン半導体基板 1上に絶縁膜 2を介して耐酸化材料 膜 3を形成する。

詳細には、半導体基板 1の表面に熱酸化法により膜厚 30nm程度の絶縁膜 2を形 成した後、耐酸化材料、例えば窒化シリコンを CVD法により堆積し、膜厚 lOOnm程 度の耐酸化材料膜 3を形成する。

[0035] 続いて、図 3Bに示すように、素子分離領域に分離溝 4を形成する。

詳細には、先ず、耐酸化材料膜 3及び絶縁膜 2を、半導体基板 1の素子領域 10と なる部分を覆って素子分離領域が露出するように、リソグラフィー及びドライエツチン グによりパターユングする。

[0036] そして、パターユングされた耐酸化材料膜 3及び絶縁膜 2又は上記のパターニング で使用した不図示のレジストをマスクとして、半導体基板 1を深さ 200nm〜500nm 程度にドライエッチングし、半導体基板 1の素子分離領域に分離溝 4を形成する。こ こで、分離溝 4は、図 1のように平面視した場合、素子領域 10がゲート電極 16の形成 部位下において外方へ向かって突出する一対の突出部 10aを有するように、ゲート 電極 16の形成部位下で凹形状に形成される。

[0037] 続いて、図 3Cに示すように、分離溝 4の内壁に絶縁膜 5を形成した後、全面に絶縁 物 6を堆積する。

詳細には、先ず、分離溝 4の内壁面をウエット酸化し、膜厚 20nm程度の絶縁膜 5を 形成する。

そして、分離溝 4を坦め込む厚みに、半導体基板 1の全面に絶縁物 6、ここではシリ コン酸化膜を膜厚 300nm〜800nm程度に CVD法により堆積する。

[0038] 続いて、図 3Dに示すように、 STI素子分離構造 7を形成する。

詳細には、耐酸化材料膜 3を研磨ストッパーとして用いて、絶縁物 6を CMP (Chemi cal

Mechanical Polishing)法により研磨して平坦ィ匕する。そして、残存した耐酸化材料膜 3及び絶縁膜 2を除去することにより、分離溝 4を絶縁物 6で充填する STI素子分離 構造 7を形成する。この STI素子分離構造 7により、半導体基板 1上で素子領域 10が 画定される。ここで、 STI素子分離構造 7は、図 1のように平面視した場合、素子領域 10がゲート電極 16の形成部位下において外方へ向かって突出する一対の突出部 1 0aを有するように、ゲート電極 16の形成部位下で凹形状に形成される。その後、熱 酸化法により半導体基板 1上に再び絶縁膜 2を形成する。

[0039] 続いて、図 4Aに示すように、半導体基板 1にゥエルを形成するための不純物を導 入する。

詳細には、先ず、半導体基板 1上の素子領域 10及びその周辺の STI素子分離構 造 7の一部を露出させるように、レジストマスク 8を形成する。そして、レジストマスク 8を 用いて、レジストマスク 8から露出する部分の下部に相当する半導体基板 1内に、 P型 不純物、ここではホウ素(B+)をイオン注入する。イオン注入の条件としては、加速ェ ネノレギーを 200keV〜500keV、ドーズ量を 1 X 1010/cm2〜l X 1013/cm2とする 。このイオン注入により、 P型不純物領域 9が形成される。レジストマスク 8は、灰化処 理等により除去される。

[0040] 続いて、図 4Bに示すように、半導体基板 1にチャネルストップ領域を形成するため の不純物を導入する。

詳細には、先ず、素子領域 10の全面、及び STI素子分離構造 7上で素子領域 10 と所定距離だけ離間して当該素子領域 10を囲むように、レジストマスク 11を形成する 。このレジストマスク 11により、 STI素子分離構造 7上でリング状の部分が露出するこ とになる。そして、レジストマスク 11を用いて、レジストマスク 11から露出する部分の下 部に相当する半導体基板 1内に、 P型不純物、ここではホウ素(B+)をイオン注入する 。イオン注入の条件としては、カロ速エネノレギーを 70keV〜180keV、ドーズ量を 1 X 1010/cm2〜l X 1014/cm2とする。このイオン注入により、レジストマスク 11の開口 部分で STI素子分離構造 7の直下の部分に P型不純物領域 12が形成される。レジス トマスク 11は、灰化処理等により除去される。

[0041] 続いて、図 4Cに示すように、半導体基板 1にチャネルドーズ領域を形成するための

不純物を導入する。

詳細には、先ず、素子領域 10のゲート電極 16の形成部位を露出させるように、レ ジストマスク 26を形成する。そして、レジストマスク 26を用いて、レジストマスク 26から 露出する部分の下部に相当する半導体基板 1の表層(ここでは表面近傍)に、 P型不 純物、ここではホウ素(B+)をイオン注入する。イオン注入の条件としては、加速エネ ノレギーを 10keV〜50keV、ドーズ量を 1 X 1010/cm2〜l X 1013/cm2とする。この イオン注入により、 P型不純物領域 13が形成される。レジストマスク 26は、灰化処理 等により除去される。

[0042] 続いて、図 5Aに示すように、ァニーノレ処理によりウエノレ 21、チャネルドーズ領域 22 及びチャネルストップ領域 23を形成した後、ゲート絶縁膜 14及びゲート電極材料膜 15を形成する。

詳細には、先ず、例えば 1100°C〜1200°Cで 0. 5時間〜 9時間程度のァニール 処理を実行し、半導体基板 1内にイオン注入された P型不純物領域 9, 12, 13を活 性化する。このァニール処理により、ウエノレ 21、チャネルドーズ領域 22及びチャネル ストップ領域 23を形成する。

[0043] そして、絶縁膜 2をウエット処理等により除去した後、熱酸化により素子領域 10にゲ ート絶縁膜 14を膜厚 20nm程度に形成する。その後、 CVD法により全面にゲート電 極材料膜 15、ここでは多結晶シリコン膜を膜厚 300nm程度に堆積する。

[0044] 続いて、図 5B— 1及び図 5B— 2に示すように、ゲート電極 16をパターン形成する。

詳細には、ゲート電極材料膜 15をリソグラフィー及びドライエッチングにより電極形 状にパターエングし、ゲート電極 16を形成する。ここで、ゲート電極 16は、下部にチ ャネルドーズ領域 22が存し、素子領域の突出部 10aを下部に含むようにパターン形 成される。

[0045] 続いて、図 6Aに示すように、一対の LDD領域となる不純物を導入する。

詳細には、素子領域 10及び STI素子分離構造 7の一部を露出させるレジストマスク 27を形成し、このレジストマスク 27を用いて、素子領域 10におけるゲート電極 16の 両側の部分に N型不純物、ここではリン(P+)をイオン注入する。イオン注入の条件と しては、カロ速エネノレギーを 70keV〜150keV、ドーズ量を 1 X 10"/( 1112〜1 X 1013 /cm2とする。このイオン注入により、 N型不純物領域 17が形成される。レジストマス ク 27は灰化処理等により除去される。

[0046] 続いて、図 6Bに示すように、ァニール処理により一対の LDD領域 19を形成した後 、ゲート電極 16の両側面にサイドウォール絶縁膜 18を形成する。

詳細には、必要に応じて、先ず、例えば 900°C〜: 1000°Cで 10秒〜 20秒程度のァ ニール処理を実行し、 N型不純物領域 17のリンを活性化する。このァニール処理に より、一対の LDD領域 19を形成する。

[0047] そして、ゲート電極 16を覆うように全面に絶縁物、ここではシリコン酸化膜 (不図示) を CVD法により膜厚 500nm程度に堆積する。そして、このシリコン酸化膜の全面を 異方性ドライエッチング(エッチバック)し、ゲート電極 16の両側面のみにシリコン酸化 膜を残存させ、サイドウォール絶縁膜 18を形成する。

[0048] 続いて、図 6Cに示すように、ソース領域 24及びドレイン領域 25を形成する。

詳細には、先ず、ゲート電極 16の一方側(ソース形成領域)における素子領域 10 の表面のみを露出させるレジストマスク(不図示)を形成し、このレジストマスクを用い て N型不純物、ここでは砒素(As + )をイオン注入する。イオン注入の条件としては、 L DD領域 19よりも高不純物濃度で LDD領域 19と重畳されるように、加速エネルギー を 70keV〜120keV、ドーズ量を 1 X 1015/cm2〜l X 1016/cm2とする。

[0049] 次に、レジストマスクを灰化処理等により除去した後、ゲート電極 16の他方方側(ド レイン形成領域)における素子領域 10の表面のみを露出させるレジストマスク(不図 示)を形成し、このレジストマスクを用いて N型不純物、ここでは砒素(As+)をイオン 注入する。イオン注入の条件としては、 LDD領域 19よりも高不純物濃度で LDD領 域 19と重畳されるように、カロ速エネノレギーを 70keV〜120keV、ドーズ量を 1 X 1015 / cm〜1 X 10 /cmとする。

[0050] 上記のイオン注入の後、例えば 900°C〜1000°Cで 10秒〜 20秒程度のァニール 処理を実行し、イオン注入されたリンを活性化する。このァニール処理により、ソース 領域 24及びドレイン領域 25をそれぞれ形成する。ここで、ドレイン領域 25は、当該 MOSトランジスタの高耐圧を確保するため、 LDD領域 19の端部から所定距離だけ オフセットされるように形成される。

[0051] しかる後、層間絶縁膜やコンタクト孔、ゲート電極 16、ソース領域 24及びドレイン領 域 25と接続される各配線等(共に不図示)を順次形成し、本実施形態による高耐圧 の N型 MOSトランジスタを完成させる。

[0052] 以上説明したように、本実施形態によれば、トランジスタ特性の変動劣化を抑止し、 比較的簡易且つ確実に高耐圧を実現する信頼性の高い M〇Sトランジスタを提供す ること力 Sできる。

[0053] [第 2の実施形態]

(MOSトランジスタの構成)

図 7及び図 8A〜図 8Dは、第 2の実施形態による高耐圧の MOSトランジスタの構 成を示す概略図である。ここで、図 7が平面図であり、図 8Aが図 7の破線 Ι— Γに沿つ た断面図、図 8Bが図 7の破線 ΙΙ— ΙΓに沿った断面図、図 8Cが図 7の破線 ΙΠ— ΙΙ に沿った断面図、図 8Dが図 7の破線 IV— IV'に沿った断面図である。

[0054] この MOSトランジスタでは、シリコン半導体基板 31上に素子分離構造、ここでは L OCOS (LOCal Oxidation of Silicon)法によるフィールド酸化膜 39が形成され、半導 体基板 31上で素子領域 30が画定される。ここで、半導体基板 31の表層において、 素子領域 30を含むようにゥエル 41が形成されてレ、る。

[0055] 更に、素子領域 30を横切るように、帯状のゲート電極 47が素子領域 30上でゲート 絶縁膜 45を介してパターン形成され、ゲート電極 47の両側面にはサイドウォール絶 縁膜 52が形成されており、ゲート電極 47の両側における素子領域 30の表層には、 不純物が低濃度に導入されてなる一対の LDD領域 51が形成され、 LDD領域 51と 各々重畳するように、これらよりも高濃度に不純物が導入されてなるソース領域 53及 びドレイン領域 54が形成されてレ、る。

[0056] また、半導体基板 31のフィールド酸化膜 39の直下には、フィールド酸化膜 39を介 して隣接する M〇Sトランジスタ等との間で不純物領域間の電荷流出を防止するため 、ソース領域 53及びドレイン領域 54と反対導電型の不純物が導入されてなるチヤネ ルストップ領域 42が形成されてレ、る。

[0057] ここで、ドレイン領域 54は、当該 M〇Sトランジスタの高耐圧を確保するため、 LDD 領域 51の端部から所定距離だけオフセットされるように形成されている。このオフセッ トに伴い、チャネルストップ領域 42も LDD領域 51の端部から所定距離だけ離間させ

、高耐圧を確保している。

[0058] 本実施形態において、フィールド酸化膜 39は、素子領域 30がゲート電極 47下の 部分において外方へ向かって突出する一対の突出部 30aを有するように、ゲート電 極 47下の部分で凹形状に形成されている。

[0059] 突出部 30aは、その幅 Wが、ゲート電極 47のゲート長 G Lよりも狭幅で且つ所期の 形状に形成できる寸法以上 (即ち、使用するプロセスのテクノロジーで許容できる最 小寸法 (例えば 0. 18 z m)以上)とされている。また、その長さ Lが、少なくとも素子領 域 30と後述するチャネルストップ領域 42を形成するためのレジストマスク 36との距離 d以上であり、素子領域 30の形成用のパターンとゲート電極 47の形成用のパターン との位置合わせ精度を満たすように余裕を見込んだ寸法、例えば 0. 以上とさ れている。

[0060] そして、突出部 30aの表層に、例えばソース領域 53及びドレイン領域 54と反対導 電型の不純物を導入して表層導電領域が形成されている。本実施形態では、この表 層導電領域として、ゲート電極 47下における突出部 30aを含むシリコン素子領域 30 の表層にチャネルドーズ領域 48が形成されてレ、る。

[0061] 本実施形態では、ゲート電極 47下におけるゥヱル 41内にチャネルドーズ領域 48を 形成することにより、十分な閾値電圧を確保することができる。その一方で、図 7に示 すように、突出部 30aはゲート長よりも幅狭に形成されているため、素子領域 30の一 部ではあるが活性領域としては機能しなレ、。そのため、図 8Dに示すように、フィール ド酸化膜 39下に形成されたチャネルストップ領域 42について、このチャネルストップ 領域 42の端部がフィールド酸化膜 39の端部から突き出たとしても、ゲート電極 47の ゲート幅 G Wに相当する部分の下部にはチャネルストップ領域 42は存することなく(チ ャネルストップ領域 42の端部がゲート幅 G Wに相当する部分に達することなく)、グー ト電極 47のゲート幅 G Wに相当する部分とチャネルストップ領域 42の端部とは離間し た状態で保たれる。従って、この M〇Sトランジスタによれば、トランジスタ特性の変動 劣化が抑止され、安定した十分なトランジスタ特性を得ることができる。

[0062] (MOSトランジスタの製造方法)

図 9A〜図 12Cは、本実施形態による高耐圧の MOSトランジスタの製造方法をェ 程順に示す概略断面図である。ここで、図 9A〜図 12Cのうち、図 10B— 2を除く各 図が図 7の破線 II— ΙΓに沿った断面図、図 10B— 2が図 7の破線 IV— IV'に沿った 断面図に対応する。

[0063] 先ず、図 9Aに示すように、シリコン半導体基板 31上に絶縁膜 32を介して耐酸化材 料膜 33を形成する。

詳細には、半導体基板 31の表面に熱酸化法により膜厚 30nm程度の絶縁膜 32を 形成した後、耐酸化材料、例えば窒化シリコンを CVD法により堆積し、膜厚 lOOnm 程度の耐酸化材料膜 33を形成する。

[0064] 続いて、図 9Bに示すように、半導体基板 31にゥエルを形成するための不純物を導 入する。

詳細には、先ず、耐酸化材料膜 33を、半導体基板 31の素子領域 30となる部分を 覆うように、リソグラフィー及びドライエッチングによりパターニングする。

[0065] 次に、半導体基板 31上の素子領域 30及びその周辺のフィールド酸化膜 39が形成 される領域の一部を露出させるように、レジストマスク 34を形成する。そして、レジスト マスク 34を用いて、耐酸化材料膜 33及び絶縁膜 32を透過して、レジストマスク 34か ら露出する部分の下部に相当する半導体基板 1内に達するように、 P型不純物、ここ ではホウ素(B+)をイオン注入する。イオン注入の条件としては、加速エネルギーを 2 00keV〜500keV、ドーズ量を 1 X 1010/cm2〜l X 1013/cm2とする。このイオン 注入により、 P型不純物領域 35が形成される。レジストマスク 34は、灰化処理等によ り除去される。

[0066] 続いて、図 9Cに示すように、半導体基板 31にチャネルストップ領域を形成するた めの不純物を導入する。

詳細には、先ず、耐酸化材料膜 33、及びフィールド酸化膜 39の形成部位上で耐 酸化材料膜 33と所定距離だけ離間して当該耐酸化材料膜 33を囲むように、レジスト マスク 36を形成する。このレジストマスク 36により、フィールド酸化膜 39の形成部位 上でリング状の部分が露出することになる。そして、レジストマスク 36を用いて、レジス トマスク 36から露出する部分の下部に相当する半導体基板 31内に、 P型不純物、こ こではホウ素(B+)をイオン注入する。イオン注入の条件としては、加速エネルギーを 70keV〜180keV、ドーズ量を 1 X 1010/cm2〜l X 10"/cm2とする。このイオン 注入により、レジストマスク 36の開口部分に整合して P型不純物領域 37が形成される 。レジストマスク 36は、灰化処理等により除去される。

[0067] 続いて、図 10Aに示すように、ァニール処理によりゥエル 41及びチャネルドーズ領 域 42を形成する。

詳細には、例えば 1000〜1200°Cで 0. 5〜9時間程度のァニール処理を実行し、 半導体基板 31内にイオン注入された P型不純物領域 35, 37を活性化する。このァ ニール処理により、ゥヱル 41及びチャネルストップ領域 42を形成する。

[0068] 続いて、図 10B— 1及び図 10B— 2に示すように、素子分離領域にフィールド酸化 膜 39を形成する。

詳細には、耐酸化材料膜 33をマスクとして用レ、、絶縁膜 32及び半導体基板 31を フィールド酸化し、素子分離領域にフィールド酸化膜 39を形成する。このフィーノレド 酸化膜 39により、半導体基板 31上で素子領域 30が画定される。ここで、フィーノレド 酸化膜 39は、図 7のように平面視した場合、素子領域 30がゲート電極 47の形成部 位下において外方へ向かって突出する一対の突出部 30aを有するように、ゲート電 極 47の形成部位下で凹形状に形成される。そして、耐酸化材料膜 33及びその下に 残存する絶縁膜 32をウエット処理等により除去した後、熱酸化法により半導体基板 3 1上に絶縁膜 38を形成する。

[0069] 続いて、図 11Aに示すように、半導体基板 31にチャネルドーズ領域を形成するた めの不純物を導入する。

詳細には、先ず、素子領域 30のゲート電極 47の形成部位を露出させるように、レ ジストマスク 43を形成する。そして、レジストマスク 43を用いて、レジストマスク 43から 露出する部分の下部に相当する半導体基板 31の表層(ここでは表面近傍)に、 P型 不純物、ここではホウ素(B+)をイオン注入する。イオン注入の条件としては、加速ェ ネノレギーを 10keV〜50keV、ドーズ量を 1 X 1010/cm2〜l X 1013/cm2とする。こ のイオン注入により、 P型不純物領域 44が形成される。レジストマスク 43は、灰化処 理等により除去される。

[0070] 続いて、図 11Bに示すように、ゲート絶縁膜 45及びゲート電極材料膜 46を形成す る。

詳細には、絶縁膜 38をウエット処理等により除去した後、熱酸化により素子領域 30 にゲート絶縁膜 45を膜厚 20nm程度に形成する。また,ゲート絶縁膜形成時のァニ ール処理によりチャネルドーズ領域 48を形成する。その後、 CVD法により全面にゲ ート電極材料膜 46、ここでは多結晶シリコン膜を膜厚 300nm程度に堆積する。

[0071] また、例えば 900。C〜: 1100。Cで 10分〜 60分程度のゲートのァニール処理により 、半導体基板 31内にイオン注入された P型不純物領域 44を活性化する。このァニー ル処理により、チャネルドーズ領域 48を形成する。

[0072] 続いて、図 11Cに示すように、ゲート電極 47をパターン形成する。詳細には、ゲート 電極材料膜 46をリソグラフィー及びドライエッチングにより電極形状にパターニングし 、ゲート電極 47を形成する。ここで、ゲート電極 47は、下部にチャネルドーズ領域 48 が存し、素子領域の突出部 30aを下部に含むようにパターン形成される。

[0073] 続いて、図 12Aに示すように、一対の LDD領域となる不純物を導入する。

詳細には、素子領域 30及びフィールド酸化膜 39の一部を露出させるレジストマスク 50を形成し、このレジストマスク 50を用いて、素子領域 30におけるゲート電極 47の 両側の部分に N型不純物、ここではリン(P+)をイオン注入する。イオン注入の条件と しては、カロ速エネルギーを 70keV〜: 150keV、ドーズ量を 1 X ΙΟ^/οπ^ Ι X 1013 /cm2とする。このイオン注入により、 N型不純物領域 49が形成される。レジストマス ク 50は灰化処理等により除去される。

[0074] 続いて、図 12Bに示すように、ァニール処理により一対の LDD領域 51を形成した 後、ゲート電極 47の両側面にサイドウォール絶縁膜 52を形成する。

詳細には、先ず、必要に応じて、例えば 900°C〜: 1000°Cで 10秒〜 20秒程度のァ ニール処理を実行し、 N型不純物領域 49のリンを活性化する。このァニール処理に より、一対の LDD領域 51を形成する。

[0075] そして、ゲート電極 47を覆うように全面に絶縁物、ここではシリコン酸化膜 (不図示) を CVD法により膜厚 500nm程度に堆積する。そして、このシリコン酸化膜の全面を 異方性ドライエッチング(エッチバック)し、ゲート電極 47の両側面のみにシリコン酸化 膜を残存させ、サイドウォール絶縁膜 52を形成する。

[0076] 続いて、図 12Cに示すように、ソース領域 53及びドレイン領域 54を形成する。

詳細には、先ず、ゲート電極 47の一方側(ソース形成領域)における素子領域 30 の表面のみを露出させるレジストマスク(不図示)を形成し、このレジストマスクを用い て N型不純物、ここでは砒素 (As + )をイオン注入する。イオン注入の条件としては、 L DD領域 51よりも高不純物濃度で LDD領域 51と重畳されるように、加速エネルギー を 70keV〜120keV、ドーズ量を 1 X 1015/cm2〜l X 1016/cm2とする。

[0077] 次に、レジストマスクを灰化処理等により除去した後、ゲート電極 47の他方方側(ド レイン形成領域)における素子領域 30の表面のみを露出させるレジストマスク(不図 示)を形成し、このレジストマスクを用いて N型不純物、ここでは砒素 (As + )をイオン 注入する。イオン注入の条件としては、 LDD領域 51よりも高不純物濃度で LDD領 域 51と重畳されるように、カロ速エネノレギーを 70keV〜120keV、ドーズ量を 1 X 1015

[0078] 上記のイオン注入の後、例えば 900°C〜1000°Cで 10秒〜 20秒程度のァニール 処理を実行し、イオン注入されたリンを活性化する。このァニール処理により、ソース 領域 53及びドレイン領域 54をそれぞれ形成する。ここで、ドレイン領域 54は、当該 MOSトランジスタの高耐圧を確保するため、 LDD領域 51の端部から所定距離だけ オフセットされるように形成される。

[0079] しかる後、層間絶縁膜やコンタクト孔、ゲート電極 47、ソース領域 53及びドレイン領 域 54と接続される各配線等(共に不図示)を順次形成し、本実施形態による高耐圧 の N型 MOSトランジスタを完成させる。

[0080] 以上説明したように、本実施形態によれば、トランジスタ特性の変動劣化を抑止し、 比較的簡易且つ確実に高耐圧を実現する信頼性の高い M〇Sトランジスタを提供す ること力 Sできる。

[0081] [第 3の実施形態]

(MOSトランジスタの構成)

図 13及び図 14A〜図 14Eは、第 3の実施形態による高耐圧の M〇Sトランジスタの 構成を示す概略図である。なお、第 2の実施形態で説明した M〇Sトランジスタの構

成部材等に対応するものについては同符号を付す。ここで、図 13が平面図であり、 図 14Aが図 13の破線 Ι— Γに沿った断面図、図 14Bが図 13の破線 ΙΙ— ΙΓに沿った 断面図、図 14Cが図 13の破線 III— ΠΓに沿った断面図、図 14Dが図 13の破線 IV -IVに沿った断面図、図 14Dが図 13の破線 V_V'に沿った断面図である。

[0082] この MOSトランジスタでは、シリコン半導体基板 31上に素子分離構造、ここでは L OCOS (LOCal Oxidation of Silicon)法によるフィールド酸化膜 39が形成され、半導 体基板 31上で素子領域 30が画定される。ここで、半導体基板 31の表層において、 素子領域 30を含むようにゥヱル 41が形成されてレ、る。

[0083] 更に、素子領域 30を横切るように、帯状のゲート電極 47が素子領域 30上でゲート 絶縁膜 45を介してパターン形成され、ゲート電極 47の両側面にはサイドウォール絶 縁膜 52が形成されており、ゲート電極 47の両側における素子領域 30の表層には、 不純物が低濃度に導入されてなる一対の LDD領域 51が形成され、 LDD領域 51と 各々重畳するように、これらよりも高濃度に不純物が導入されてなるソース領域 53及 びドレイン領域 54が形成されてレ、る。

[0084] また、半導体基板 31のフィールド酸化膜 39の直下には、フィールド酸化膜 39を介 して隣接する MOSトランジスタ等との間で不純物領域間の電荷流出を防止するため 、ソース領域 53及びドレイン領域 54と反対導電型の不純物が導入されてなるチヤネ ルストップ領域 62が形成されている。

[0085] ここで、ドレイン領域 54は、当該 MOSトランジスタの高耐圧を確保するため、 LDD 領域 51の端部から所定距離だけオフセットされるように形成されている。このオフセッ トに伴い、チャネルストップ領域 62も LDD領域 51の端部から所定距離だけ離間させ 、高耐圧を確保している。

[0086] 本実施形態において、フィールド酸化膜 39は、素子領域 30がゲート電極 47下の 部分において外方へ向かって突出する一対の突出部 30aを有するように、ゲート電 極 47下の部分で凹形状に形成されている。

[0087] 突出部 30aは、その幅 Wが、ゲート電極 47のゲート長 G Lよりも狭幅で且つ所期の 形状に形成できる寸法以上 (即ち、使用するプロセスのテクノロジーで許容できる最 小寸法 (例えば 0. 18 z m)以上)とされている。また、その長さ Lが、少なくとも素子領 域 30と後述するチャネルストップ領域 42を形成するためのレジストマスク 36との距離 d以上であり、素子領域 30の形成用のパターンとゲート電極 47の形成用のパターン との位置合わせ精度を満たすように余裕を見込んだ寸法、例えば 0. 6 μ ΐη以上とさ れている。

[0088] そして、突出部 30aの表層に、例えばソース領域 53及びドレイン領域 54と反対導 電型の不純物を導入して表層導電領域が形成されている。本実施形態では、この表 層導電領域として、ゲート電極 47下における突出部 30aを含むシリコン素子領域 30 の表層にチャネルドーズ領域 48が形成されてレ、る。

[0089] 本実施形態では、ゲート電極 47下におけるゥヱル 41内にチャネルドーズ領域 48を 形成することにより、十分な閾値電圧を確保することができる。その一方で、図 13に 示すように、突出部 30aはゲート長よりも幅狭に形成されているため、素子領域 30の 一部ではあるが活性領域としては機能しなレ、。本実施形態では、図 14Dに示すよう に、チャネルストップ領域 62は、フィールド酸化膜 39下では、当該チャネルストップ 領域 62の端部 62aがフィールド酸化膜 39の端部から突き出るように形成される。しか しながらこの場合、ゲート電極 47のゲート幅 G Wに相当する部分の下部にはチャネル ストップ領域 62は存することなく(チャネルストップ領域 62の端部 62aがゲート幅 G w に相当する部分に達することなく)、ゲート電極 47のゲート幅 G Wに相当する部分とチ ャネルストップ領域 62の端部とは離間した状態で保たれる。従って、この MOSトラン ジスタによれば、トランジスタ特性の変動劣化が抑止され、安定した十分なトランジス タ特性を得ることができる。

[0090] (MOSトランジスタの製造方法)

図 15A〜図 16B— 2は、本実施形態による高耐圧の M〇Sトランジスタの製造方法 を工程順に示す概略断面図である。ここで、図 15A〜図 16B— 2のうち、図 16A—2 及び図 16B— 2を除く各図が図 13の破線 ΙΙ— ΙΓに沿った断面図、図 16A— 2及び 図 16B— 2が図 13の破線 IV _ IV 'に沿った断面図に対応する。

[0091] 先ず、図 15Aに示すように、シリコン半導体基板 31上に絶縁膜 32を介して耐酸化 材料膜 33を形成する。

詳細には、半導体基板 31の表面に熱酸化法により膜厚 30nm程度の絶縁膜 32を

形成した後、耐酸化材料、例えば窒化シリコンを CVD法により堆積し、膜厚 lOOnm 程度の耐酸化材料膜 33を形成する。

[0092] 続いて、図 15Bに示すように、耐酸化材料膜 33を素子領域の形状にパターユング する。

詳細には、耐酸化材料膜 33を、半導体基板 31の素子領域 30となる部分を覆うよう に、リソグラフィー及びドライエッチングによりパターニングする。

[0093] 続いて、図 15Bに示すように、素子分離領域にフィールド酸化膜 39を形成する。

詳細には、耐酸化材料膜 33をマスクとして用レ、、絶縁膜 32及び半導体基板 31を フィールド酸化し、素子分離領域にフィールド酸化膜 39を形成する。このフィーノレド 酸化膜 39により、半導体基板 31上で素子領域 30が画定される。ここで、フィールド 酸化膜 39は、図 13のように平面視した場合、素子領域 30がゲート電極 47の形成部 位下において外方へ向かって突出する一対の突出部 30aを有するように、ゲート電 極 47の形成部位下で凹形状に形成される。そして、耐酸化材料膜 33及びその下に 残存する絶縁膜 32をウエット処理等により除去した後、熱酸化法により半導体基板 3 1上に絶縁膜 38を形成する。

[0094] 続いて、図 15Dに示すように、半導体基板 31にゥエルを形成するための不純物を 導入する。

詳細には、先ず、半導体基板 31上の素子領域 30及びその周辺のフィールド酸化 膜 39の一部を露出させるように、レジストマスク 34を形成する。そして、レジストマスク 34を用いて、レジストマスク 34の開口部に存在するフィールド酸化膜 39を透過して、 レジストマスク 34から露出する部分の下部に相当する半導体基板 1内に達するように 、 P型不純物、ここではホウ素(B+)をイオン注入する。イオン注入の条件としては、加 速エネノレギーを 200keV〜500keV、ドーズ量を 1 X 1010/cm2〜l X 1013/cm2と する。このイオン注入により、 P型不純物領域 35が形成される。レジストマスク 34は、 灰化処理等により除去される。

[0095] 続いて、図 16A_ 1,図 16A—2に示すように、半導体基板 31にチャネルストップ 領域を形成するための不純物を導入する。

詳細には、先ず、フィールド酸化膜 39上で素子領域 30と所定距離だけ離間して当

該素子領域突き出し部 30aを除く素子領域 30を囲むように、レジストマスク 36を形成 する。このレジストマスク 36により、フィールド酸化膜 39上でリング状の部分が露出す ることになる。そして、レジストマスク 36を用いて、レジストマスク 36から露出する部分 でフィールド酸化膜 39の直下に相当する半導体基板 31内に、 P型不純物、ここでは ホウ素(B+)をイオン注入する。イオン注入の条件としては、加速エネルギーを 100k eV〜240keV、ドーズ量を 1 X 1010Zcm2〜l X 10M/cm2とする。このイオン注入 により、レジストマスク 36の開口部分に整合してフィールド酸化膜 39の直下に P型不 純物領域 61が形成される。

[0096] ここで、図 16A—2に示すように、レジストマスク 36の開口から、素子領域 30の端部 力絶縁膜 38を介して)露出しており、当該端部にイオン注入された B+が P型不純物 領域 61の他の部分よりも深く導入される。レジストマスク 36は、灰化処理等により除 去される。

[0097] 続いて、図 16B— 1 ,図 16B— 2に示すように、半導体基板 31にチャネルドーズ領 域を形成するための不純物を導入する。

詳細には、先ず、素子領域 30を露出させるように、レジストマスク 43を形成する。そ して、レジストマスク 43を用いて、レジストマスク 43から露出する部分の下部に相当す る半導体基板 31の表層(ここでは表面近傍)に、 P型不純物、ここではホウ素(B+)を イオン注入する。イオン注入の条件としては、加速エネルギーを 10keV〜50keV、ド 一ズ量を 1 X 10lc>/cm2〜l X 1013/cm2とする。このイオン注入により、 P型不純物 領域 44が形成される。レジストマスク 43は、灰化処理等により除去される。

[0098] しかる後、第 2の実施形態と同様に、ァニール処理によるゥヱル 41、チャネルストツ プ領域 62、及びチャネルドーズ領域 48の形成や、ゲート絶縁膜 45及びゲート電極 4 7、一対の LDD領域 51、サイドウォール絶縁膜 52、ソース領域 53及びドレイン領域 54の形成等の諸工程を経て、本実施形態による高耐圧の N型 M〇Sトランジスタを 完成させる。

[0099] 以上説明したように、本実施形態によれば、トランジスタ特性の変動劣化を抑止し、 比較的簡易且つ確実に高耐圧を実現する信頼性の高い M〇Sトランジスタを提供す ること力 Sできる。

また、第 2及び第 3の実施形態によれば、フィールド酸化膜 39の形成工程位置に 依ることなぐ上記の緒効果を奏することが可能となる。

[0100] [第 4の実施形態]

本実施形態では、第 2の実施形態とほぼ同様の構成であり、ほぼ同様の製造方法 により作製されるものであるが、チャネルストップ領域の形態が若干異なる点で相違 する。本実施形態は、言わば第 2の実施形態の変形例である。

[0101] 図 17及び図 18A〜図 18Dは、第 4の実施形態による高耐圧の MOSトランジスタの 構成を示す概略図である。ここで、図 17が平面図であり、図 18Aが図 17の破線 I— I 'に沿った断面図、図 18Bが図 17の破線 ΙΙ— ΙΓに沿った断面図、図 18Cが図 17の 破線 ΙΙΙ— ΙΙΓに沿った断面図、図 18Dが図 17の破線 IV— IV'に沿った断面図であ る。

[0102] この MOSトランジスタでは、シリコン半導体基板 31上に素子分離構造、ここでは L OCOS (LOCal Oxidation of Silicon)法によるフィールド酸化膜 39が形成され、半導 体基板 31上で素子領域 30が画定される。ここで、半導体基板 31の表層において、 素子領域 30を含むようにゥエル 41が形成されてレ、る。

[0103] 更に、素子領域 30を横切るように、帯状のゲート電極 47が素子領域 30上でゲート 絶縁膜 45を介してパターン形成され、ゲート電極 47の両側面にはサイドウォール絶 縁膜 52が形成されており、ゲート電極 47の両側における素子領域 30の表層には、 不純物が低濃度に導入されてなる一対の LDD領域 51が形成され、 LDD領域 51と 各々重畳するように、これらよりも高濃度に不純物が導入されてなるソース領域 53及 びドレイン領域 54が形成されてレ、る。

[0104] また、半導体基板 31のフィールド酸化膜 39の直下には、フィールド酸化膜 39を介 して隣接する M〇Sトランジスタ等との間で不純物領域間の電荷流出を防止するため 、ソース領域 53及びドレイン領域 54と反対導電型の不純物が導入されてなるチヤネ ノレストップ領域 71が形成されている。

[0105] ここで、ドレイン領域 54は、当該 M〇Sトランジスタの高耐圧を確保するため、 LDD 領域 51の端部から所定距離だけオフセットされるように形成されている。このオフセッ トに伴い、チャネルストップ領域 71も LDD領域 51の端部から所定距離だけ離間させ 、高耐圧を確保している。

[0106] 本実施形態では、チャネルストップ領域 71は、図 17のほぼ右半分(ドレイン領域 54 側)については、第 2の実施形態の図 7と同様にレジストマスク 36の形成位置を除くフ ィールド酸化膜 39の部分の直下に形成される。一方、図 17のほぼ左半分 (ソース領 域 53側)については、フィールド酸化膜 39のほぼ全体の直下に亘り形成される。従 つてこの場合、図 18Aに示すように、フィールド酸化膜 39における突出部 30aを囲む 部分のソース領域 53側のみに、チャネルストップ領域 71の一部が形成される構成と なる。即ち本実施形態では、第 2の実施形態と同様に、フィールド酸化膜 39を形成 する前に、チャネルストップ領域 71を形成する。この場合、チャネルストップ領域 71 の形成時には、素子領域 30の形成領域に整合するように耐酸化材料膜 33がパター ユングされてレ、るため、チャネルストップのイオン注入時に耐酸化材料膜 33がマスク となって素子領域 30の形成領域内への不純物の浸入が阻止される。なお、図 17の ほぼ右半分(ドレイン領域 54側)については、ドレイン領域 54により確実に高耐圧を 確保するため、レジストマスク 36を形成することが好適である。

[0107] なお、第 3の実施形態と同様に、フィールド酸化膜 39を形成した後に、チャネルスト ップ領域を形成する場合には、チャネルストップ領域 71の形成時には素子領域 30の 形成領域に耐酸化材料膜 33が存しない。従ってこの場合には、図 19に示すように、 図 17のほぼ右半分(ドレイン領域 54側)の素子領域 30上を含むように、レジストマス ク 72を形成し、チャネルストップのイオン注入を行うことを要する。

[0108] 本実施形態において、フィーノレド酸ィ匕膜 39は、素子領域 30がゲート電極 47下の 部分において外方へ向かって突出する一対の突出部 30aを有するように、ゲート電 極 47下の部分で凹形状に形成されている。

[0109] 突出部 30aは、その幅 Wが、ゲート電極 47のゲート長 G Lよりも狭幅で且つ所期の 形状に形成できる寸法以上 (即ち、使用するプロセスのテクノロジーで許容できる最 小寸法 (例えば 0. 18 z m)以上)とされている。また、その長さ Lが、少なくとも素子領 域 30と後述するチャネルストップ領域 71を形成するためのレジストマスク 36との距離 d以上であり、素子領域 30の形成用のパターンとゲート電極 47の形成用のパターン との位置合わせ精度を満たすように余裕を見込んだ寸法、例えば 0. 以上とさ

れている。

[0110] そして、突出部 30aの表層に、例えばソース領域 53及びドレイン領域 54と反対導 電型の不純物を導入して表層導電領域が形成されている。本実施形態では、この表 層導電領域として、ゲート電極 47下における突出部 30aを含むシリコン素子領域 30 の表層にチャネルドーズ領域 48が形成されてレ、る。

[0111] 本実施形態では、ゲート電極 47下におけるゥヱル 41内にチャネルドーズ領域 48を 形成することにより、十分な閾値電圧を確保することができる。その一方で、図 7に示 すように、突出部 30aはゲート長よりも幅狭に形成されているため、素子領域 30の一 部ではあるが活性領域としては機能しなレ、。そのため、図 8Dに示すように、フィール ド酸化膜 39下に形成されたチャネルストップ領域 71について、このチャネルストップ 領域 71の端部がフィールド酸化膜 39の端部から突き出たとしても、ゲート電極 47の ゲート幅 G Wに相当する部分の下部にはチャネルストップ領域 71は存することなく(チ ャネルストップ領域 72の端部がゲート幅 G Wに相当する部分に達することなく)、ゲー ト電極 47のゲート幅 G Wに相当する部分とチャネルストップ領域 71の端部とは離間し た状態で保たれる。従って、この MOSトランジスタによれば、トランジスタ特性の変動 劣化が抑止され、安定した十分なトランジスタ特性を得ることができる。

[0112] 以上説明したように、本実施形態によれば、トランジスタ特性の変動劣化を抑止し、 比較的簡易且つ確実に高耐圧を実現する信頼性の高い MOSトランジスタを提供す ること力 Sできる。

[0113] [第 5の実施形態]

本実施形態では、第 1の実施形態とほぼ同様の構成であり、ほぼ同様の製造方法 により作製されるものであるが、ソース領域もドレイン領域と同様にオフセット構造に 形成されている点で相違する。本実施形態は、言わば第 1の実施形態の変形例であ る。

[0114] 図 20及び図 21A,図 21Bは、第 5の実施形態による高耐圧の M〇Sトランジスタの 構成を示す概略図である。ここで、図 20が平面図であり、図 21Aが図 20の破線 I— I ,に沿った断面図、図 21Bが図 20の破線 ΙΙ— ΙΓに沿った断面図である。

[0115] この MOSトランジスタでは、シリコン半導体基板 1上に素子分離構造、ここでは STI (Shallow

Trench Isolation)法による STI素子分離構造 7が形成され、半導体基板 1上で素子 領域 10が画定される。ここで、半導体基板 1の表層において、素子領域 10を含むよ うにゥヱル 21が形成されてレ、る。

[0116] 更に、素子領域 10を横切るように、帯状のゲート電極 16が素子領域 10上でゲート 絶縁膜 14を介してパターン形成されており、ゲート電極 16の両側における素子領域 10の表層には、不純物が低濃度に導入されてなる一対の LDD領域 19が形成され、 LDD領域 19と各々重畳するように、これらよりも高濃度に不純物が導入されてなるソ ース/ドレイン領域 25が形成されてレ、る。

[0117] また、半導体基板 1の STI素子分離構造 7の直下には、 STI素子分離構造 7を介し て隣接する M〇Sトランジスタ等との間で不純物領域間の電荷流出を防止するため、 ソース Zドレイン領域 25と反対導電型の不純物が導入されてなるチャネルストップ領 域 23が形成されている。

[0118] ここで、ソース/ドレイン領域 25は、当該 MOSトランジスタの高耐圧を確保するた め、 LDD領域 19の端部から所定距離だけオフセットされるように形成されている。こ のオフセットに伴い、チャネルストップ領域 23も LDD領域 19の端部から所定距離だ け離間させ、高耐圧を確保している。

[0119] 本実施形態において、 STI素子分離構造 7は、素子領域 10がゲート電極 16下の 部分において外方へ向かって突出する一対の突出部 10aを有するように、ゲート電 極 16下の部分で凹形状に形成されている。

[0120] 突出部 10aは、その幅 Wが、ゲート電極 16のゲート長 G Lよりも狭幅で且つ所期の 形状に形成できる寸法以上 (即ち、使用するプロセスのテクノロジーで許容できる最 小寸法 (例えば 0. 18 z m)以上)とされている。また、その長さ Lが、少なくとも素子領 域 10と後述するチャネルストップ領域 23を形成するためのレジストマスク 11との距離 d以上であり、素子領域 10の形成用のパターンとゲート電極 16の形成用のパターン との位置合わせ精度を満たすように余裕を見込んだ寸法、例えば 0. 以上とさ れている。

[0121] そして、突出部 10aの表層に、例えばソース領域及びドレイン領域 25と反対導電型 の不純物を導入して表層導電領域が形成されている。本実施形態では、この表層導 電領域として、ゲート電極 16下における突出部 10aを含むシリコン素子領域 10の表 層にチャネルドーズ領域 22が形成されてレ、る。

[0122] 本実施形態では、ゲート電極 16下におけるゥヱル 21内にチャネルドーズ領域 22を 形成することにより、十分な閾値電圧を確保することができる。その一方で、図 20に 示すように、突出部 10aはゲート長よりも幅狭に形成されているため、素子領域 10の 一部ではあるが活性領域としては機能しない。そのため、 STI素子分離構造 7下に形 成されたチャネルストップ領域 23について、このチャネルストップ領域 23の端部が S TI素子分離構造 7の端部から突き出たとしても、ゲート電極 16のゲート幅 G Wに相当 する部分の下部にはチャネルストップ領域 23は存することなく(チャネルストップ領域 23の端部がゲート幅 G Wに相当する部分に達することなく)、ゲート電極 16のゲート幅

G Wに相当する部分とチャネルストップ領域 23の端部とは離間した状態で保たれる。 従って、この MOSトランジスタによれば、トランジスタ特性の変動劣化が抑止され、安 定した十分なトランジスタ特性を得ることができる。

[0123] 以上説明したように、本実施形態によれば、トランジスタ特性の変動劣化を抑止し、 比較的簡易且つ確実に高耐圧を実現する信頼性の高い MOSトランジスタを提供す ること力 Sできる。

産業上の利用可能性

[0124] 本発明によれば、素子分離構造の形成方法及びその工程位置に依らずにトランジ スタ特性の変動劣化を抑止し、比較的簡易且つ確実に高耐圧を実現する信頼性の 高レ、半導体装置を提供することができる。