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1. JPWO2012131920 - 位相補正回路及び位相補正方法

Document

Description

Title of Invention 位相補正回路及び位相補正方法

Technical Field

0001  

Background Art

0002   0003   0004   0005   0006   0007   0008   0009  

Citation List

Patent Literature

0010  

Summary of Invention

Technical Problem

0011   0012  

Technical Solution

0013  

Advantageous Effects

0014  

Brief Description of Drawings

0015  

Description of Embodiments

0016  

Example 1

0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073  

Example 2

0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095  

Example 3

0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118  

Reference Signs List

0119  

Claims

1   2   3   4   5   6    

Drawings

1   2   3   4   5   6   7   8   9   10-1   10-2   11   12   13   14   15-1   15-2    

Description

位相補正回路及び位相補正方法

Technical Field

[0001]
本発明は、位相補正回路及び位相補正方法に関する。

Background Art

[0002]
近年のサーバの高速化要求に伴い、より高速に動作するインタフェースが要求されている。そして、インタフェースには、データの識別を行うクロックの位相の調整が必要な受信回路や送信回路が設けられている。そこで、より高速な動作に対応するため、受信回路及び送信回路には正確な位相調整を行うことが求められてきている。具体的には、例えば、高速に動作するシリアル通信回線における送信回路には、パラレルデータからシリアルデータへ変換する際のクロックとデータのタイミングに正確性が求められる。また、シリアル通信回線の受信回路では、データをサンプリングする際のクロックとデータのタイミングに正確性が求められる。そこで、受信回路及び送信回路には位相を制御する位相補正回路を有するクロック発生回路が設けられている。
[0003]
位相補正回路は、VCO(Voltage Controlled Oscillator)から又はVCO出力を分周した分周器から、位相が異なる信号の入力を受ける。そして、位相補正回路は、受信した信号におけるデータとクロックの識別位相に対して電流量によって遅延を加えることで、所望の位相となるように制御を行う。
[0004]
この位相の異なる信号は、例えば、0°、90°、180°、270°の位相を有する4つの信号などである。しかし、リングオシレータVCO又はLC−VCOから正確な位相関係の信号を出力したとしても、VCOからミキサまでの配線構造及びバッファなどのばらつきにより、入力される信号は正確な位相関係にならない。すなわち、各信号における、0°、90°、180°、270°という関係が不正確になってしまう。そこで、これらの位相関係を改善するために、位相補正回路により位相の制御が行われる。
[0005]
図13は、位相関係が適切な場合の入力信号及び出力信号を表す図である。また、図14は、Skewのズレが発生している場合の入力信号及び出力信号を表す図である。ここで、Skewのズレとは、入力されるクロック信号の位相関係が正確な状態をズレが無いSkewとして、そのズレが無いSkewの状態から位相がずれた状態になっている場合をいう。
[0006]
図13において、実線は、0°及び180°の位相を有する入力信号による差動波形を表している。また、一点鎖線は、90°及び270°の位相を有する入力信号による差動波形を表している。さらに、点線は、実線及び点線で表される2つの差動信号から生成された出力信号を表している。そして、紙面に向かって上から順に各グラフはそれぞれ出力信号の位相をπ/8、π/4、3π/8、3π/4、5π/4、7π/4ずらした状態を表している。そして、線901〜906は、閾値電圧を表している。そして、入力信号の位相関係が適切な場合には、出力信号の位相をどのように調整しても、点911〜916で表されるように、閾値電圧との交点が一定間隔で繰り返される。この場合、出力信号の位相を変化させた時の位相の変化量が一定であり、このようなクロックを用いれば、データの識別を正確に行える。
[0007]
これに対して、Skewのズレが発生した場合、図14に示すように、適正な位相であれば線920の位置に閾値電圧との交点が来るはずが、出力信号の位相がずれてしまい、閾値電圧との交点が適切な位置から位相差921や位相差922の分ずれてしまう。
[0008]
ここで、図15−1及び図15−2は、Skewのズレが発生している場合の出力信号の位相を示す図である。図15−1及び図15−2はいずれも縦軸で出力信号の位相を表し、横軸で出力信号の位相を調整するためのコードを表している。ズレが無い場合は位相の変化量が一定であるので、図15−1の線931や図15−2の線933のようにコードに対応して位相の変化は直線的になる。しかし、位相にズレが発生し入力信号の位相が近づいた場合には、図15−1の点線932のように線931から大きくずれてしまい、位相の変化量が一定でなくなる。また、位相にズレが発生し入力信号の位相が離れた場合にも、図15−1の点線934のように線933から大きくずれてしまい、位相の変化量が一定でなくなる。すなわち、識別位相の可変量の精度が悪くなってしまう。
[0009]
従来、位相補正回路による移送の制御として、Duty(デューティ)が互いに反転された関係にある2つのクロック信号を生成して、クロックのDutyを補正する技術が開示されている。また、フェーズロック状態を保持しながら、遅延量を変化させる技術が開示されている。ここで、Dutyは、例えば、クロックパルスのHigh幅とLow幅の比率を表す。

Citation List

Patent Literature

[0010]
patcit 1 : 特開2005−135567号公報
patcit 2 : 特許第4310036号公報

Summary of Invention

Technical Problem

[0011]
ここで、クロックのDutyを補正する従来技術では、例えば、0°と180°の位相を有する差動信号におけるDutyズレ、及び90°と270°の位相を有する差動信号におけるDutyズレは補正できる。しかし、0°及び180°の位相を有する差動信号と90°及び270°の位相を有する差動信号との間のSkewのズレを補正することは困難である。そして、各クロックのSkewにズレが生じた場合、入力位相信号毎にクロックの所望の位相に対して異なる位相変化量が発生してしまう。言い換えれば、データを識別するクロックの位相のステップが細かくなったり荒くなったりしてしまう。そして、クロックの位相変化におけるステップが荒くなった分は、ジッタとなり、エラーレートが悪化するというおそれがあった。
[0012]
開示の技術は、上記に鑑みてなされたものであって、入力位相信号の位相の間隔の精度を向上させ、識別位相の可変量を高精度化する位相補正回路及び位相補正方法を提供することを目的とする。

Technical Solution

[0013]
本願の開示する位相補正回路及び位相補正方法は、第1遅延付加部は、所定の位相を有する第1信号の入力を受け、該第1信号に対して遅延値を可変に付加した第1遅延信号を出力する。第1ミキサは、前記第1遅延信号及び前記所定の位相と異なる位相を有する第2信号の入力を受け、前記第1信号と前記第2信号の合成信号を出力する。第1ピーク電圧検出部は、前記第1ミキサから出力された合成信号の振幅電圧の最大値を検出する。制御部は、前記第1ピーク電圧検出部が検出した最大値が所定の電圧に一致するように前記第1遅延付加部が付加する遅延値を制御する。

Advantageous Effects

[0014]
本願の開示する位相補正回路及び位相補正方法の一つの態様によれば、入力位相信号の位相の間隔の精度が向上し、識別位相の可変量が高精度化するという効果を奏する。

Brief Description of Drawings

[0015]
[fig. 1] 図1は、実施例1に係る位相補正回路のブロック図である。
[fig. 2] 図2は、4位相クロックを発生するLC−VCOを使用した回路の一例の図である。
[fig. 3] 図3は、ミキサの一例の回路図である。
[fig. 4] 図4は、出力振幅ピーク電圧の差による位相の変化について説明するための図である。
[fig. 5] 図5は、実施例1に係る位相補正回路におけるSkewの補正処理のフローチャートである。
[fig. 6] 図6は、本実施例に係る位相補正回路を有する送信機及び受信機のブロック図である。
[fig. 7] 図7は、多相クロック生成回路のブロック図である。
[fig. 8] 図8は、位相調整クロック、多相クロック及び入力データのタイミングチャートである。
[fig. 9] 図9は、実施例2に係る位相補正回路のブロック図である。
[fig. 10-1] 図10−1は、Skewのズレが無い状態の第1ピーク電圧と第2ピーク電圧を説明する図である。
[fig. 10-2] 図10−2は、Skewのズレがある状態の第1ピーク電圧と第2ピーク電圧を説明する図である。
[fig. 11] 図11は、実施例3に係る位相補正回路のブロック図である。
[fig. 12] 図12は、実施例3に係る可変遅延回路の一例の図である。
[fig. 13] 図13は、位相関係が適切な場合の入力信号及び出力信号を表す図である。
[fig. 14] 図14は、Skewのズレが発生している場合の入力信号及び出力信号を表す図である。
[fig. 15-1] 図15−1は、Skewのズレが発生している場合の出力信号の位相を示す図である。
[fig. 15-2] 図15−2は、Skewのズレが発生している場合の出力信号の位相を示す図である。

Description of Embodiments

[0016]
以下に、本願の開示する位相補正回路及び位相補正方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する位相補正回路及び位相補正方法が限定されるものではない。
Example 1
[0017]
図1は、実施例1に係る位相補正回路のブロック図である。図1に示すように本実施例に係る位相補正回路は、入力端子101〜106、可変遅延回路111、112、固定遅延回路113、114、Duty補正部121、122、ミキサ130、ピーク電圧検出部140、コンパレータ150及び出力端子161、162を有している。
[0018]
入力端子101には、正弦波信号CAが供給される。また、入力端子102には、正弦波信号CAXが供給される。ここで、信号CAは、基準の位相として0°の位相を有するクロック信号である。また、信号CAXは、信号CAの反転信号(相補信号)であり、180°の位相を有するクロック信号である。この信号CA及び信号CAXが、「第1信号」の一例にあたる。
[0019]
入力端子103には、正弦波信号CBが供給される。また、入力端子104には、正弦波信号CBXが供給される。ここで、信号CBは、90°の位相を有するクロック信号である。また、信号CBXは、信号CBの反転信号であり、270°の位相を有するクロック信号である。この信号CB及び信号CBXが、「第2信号」の一例にあたる。
[0020]
ここで、各端子に入力されるクロック信号の位相をそれぞれ、0°、90°、180°、270°としたが、実際にはDuty及びSkewのズレが生じている。ここで、Skewのズレとは、入力されるクロック信号の位相関係が正確な状態をズレが無いSkewとして、そのズレが無いSkewの状態から位相がずれた状態になっている場合をいう。
[0021]
図2は、4位相クロックを発生するLC−VCOを使用した回路の一例の図である。端子201へ90°の位相を有する信号が供給される。また、端子202へ270°の位相を有する信号が供給される。また、端子203へ180°の位相を有する信号が供給される。また、端子204へ0°の位相を有する信号が供給される。そして、各信号は、図2の回路により、周波数の制御などが施された後、入力端子101〜104へ供給される。
[0022]
可変遅延回路111は、入力端子101に供給された信号CAの入力を受ける。さらに、可変遅延回路111は、後述するコンパレータ150からの制御信号を受けて、遅延の増減を行う。そして、可変遅延回路111は、制御された遅延を信号CAに与え位相をシフトする。例えば、+ΔTの遅延を与える制御信号をコンパレータ150から受けた場合、可変遅延回路111は、現在の遅延量にΔTを加算した遅延を信号CAに与える。また、例えば、−ΔTの遅延を与える制御信号をコンパレータ150から受けた場合、可変遅延回路111は、現在の遅延量からΔTを減算した遅延を信号CAに与える。そして、可変遅延回路111は、遅延を与えた信号CAをDuty補正部121へ出力する。
[0023]
可変遅延回路112は、入力端子102に供給された信号CAXの入力を受ける。さらに、可変遅延回路112は、後述するコンパレータ150からの制御信号を受けて、遅延の増減を行う。ここで、可変遅延回路112がコンパレータ150から受ける制御信号は、可変遅延回路111がコンパレータ150から受ける指示と同様である。そして、可変遅延回路112は、制御された遅延を信号CAXに与え位相をシフトする。例えば、+ΔTの遅延を与える制御信号をコンパレータ150から受けた場合、可変遅延回路112は、現在の遅延量にΔTを加算した遅延を信号CAXに与える。また、例えば、−ΔTの遅延を与える制御信号をコンパレータ150から受けた場合、可変遅延回路112は、現在の遅延量からΔTを減算した遅延を信号CAXに与える。そして、可変遅延回路112は、遅延を与えた信号CAXをDuty補正部121へ出力する。この可変遅延回路111及び可変遅延回路112が「第1遅延付加部」の一例にあたる。
[0024]
固定遅延回路113は、入力端子103に供給された信号CBの入力を受ける。そして、固定遅延回路113は、予め決められている遅延を信号CBに与え、位相をシフトする。そして、固定遅延回路113は、遅延を与えた信号CBをDuty補正部122へ出力する。
[0025]
固定遅延回路114は、入力端子104に供給された信号CBXの入力を受ける。そして、固定遅延回路114は、予め決められている遅延を信号CBXに与え、位相をシフトする。そして、固定遅延回路114は、遅延を与えた信号CBをDuty補正部122へ出力する。
[0026]
Duty補正部121は、信号CAの入力を可変遅延回路113から受ける。また、Duty補正部121は、信号CAXの入力を可変遅延回路114から受ける。そして、Duty補正部121は、信号CAと信号CAXとのDutyのズレを無くすように、補正を行う。そして、Duty補正部121は、Dutyを補償するように補正を施した信号CA及び信号CAXをミキサ130へ出力する。ここで、Dutyの補正は、例えば、差動クロック間(CAとCAXとの間、CBとCBXとの間)にインバータをクロスカップして接続する方法などで実現できる。
[0027]
Duty補正部122は、信号CBの入力を可変遅延回路111から受ける。また、Duty補正部122は、信号CBXの入力を可変遅延回路112から受ける。そして、Duty補正部122は、信号CBと信号CBXとのDutyのズレを無くすように、補正を行う。そして、Duty補正部122は、Dutyを補償するように補正を施した信号CB及び信号CBXをミキサ130へ出力する。
[0028]
図3は、ミキサの一例の回路図である。本実施例に係るミキサ130は、図3に示すように、信号を合成する際に各信号に重み付けを行うための複数のスイッチが設けられている。ここで、重みとは、合成信号を生成するときにその信号をどの程度の割合で用いて生成を行うかを表す値である。スイッチ群131は、信号CA及び信号CAXに対して重み付けを行うスイッチであり、スイッチ群132は、信号CB及び信号CBXに対して重み付けを行うスイッチである。そして、定電流源133は、各スイッチを介して定電流を供給する。また、スイッチ群131及びスイッチ群132は、ミキサ130が受信するデジタルコードによって制御される。すなわち、デジタルコードによって、スイッチ群131及びスイッチ群132に含まれる各スイッチのON/OFFが決定される。そして、ONされたスイッチが少ないほど供給される電流が少なくなり、信号の位相は早くなる。また、ONされたスイッチが多いほど供給される電流が多くなり、信号の位相は遅くなる。
[0029]
ミキサ130は、信号CA及び信号CAXの入力をDuty補正部121から受ける。また、ミキサ130は、信号CB及び信号CBXの入力をDuty補正部122から受ける。ミキサ130は、位相補間を行うための制御信号であるデジタルコードの入力を受ける。このデジタルコードは、例えば、後述するように受信機内に設けられたデジタルフィルタなどから入力される。
[0030]
そして、ミキサ130は、0°の位相を有する信号CA及び90°の位相を有する信号CBに対してデジタルコードを用いてそれぞれに重み付けをする。そして、ミキサ130は、重み付けした信号CAと信号CBを足し合わせることで、出力信号COを生成する。また、ミキサ130は、180°の位相を有する信号CAX及び270°の位相を有する信号CBXに対してデジタルコードを用いてそれぞれに重み付けをする。そして、ミキサ130は、重み付けした信号CAXと信号CBXを足し合わせることで、出力信号COXを生成する。ここで、出力信号COXは、出力信号COの反転信号である。このように、ミキサ130は、重み付けを行うことで、出力信号CO及び出力信号COXの位相をずらすことができる。そして、ミキサ130は、出力信号CO及び出力信号COXの位相をずらすことで、位相補間を行うことができる。本実施例では、ミキサ130は、90°の位相の可変範囲を有する。
[0031]
ここで、Skewのズレを補正する初期トレーニングの場合、デジタルコードは、信号CAと信号CAXの重み付けを行う電流減からの電流と、信号CBと信号CBXの重み付けを行う電流源からの電流とを一致させる制御を行うものが使用される。すなわち、ミキサ130は、スイッチ群131及びスイッチ群132でONとなるスイッチの数を一致させる。ここで、本実施例では、説明の便宜上、信号CA及び信号CAXの差動対への電流と信号CB及び信号CBXの差動対への電流とを一致させたが、これに限らない。すなわち、各差動対に対して適当な電流を加えた場合の各Skewのズレが発生していない状態での波形が特定できるのであれば、加える電流はどのような値でもよい。
[0032]
そして、ミキサ130は、出力信号COを出力端子161から出力する。また、ミキサ130は、出力信号COXを出力端子162から出力する。さらに、ミキサ130は、出力信号CO及び出力信号COXをピーク電圧検出部140へ出力する。このミキサ130が「第1ミキサ」の一例にあたる。
[0033]
ピーク電圧検出部140は、出力信号CO及び出力信号COXの入力をミキサ130から受ける。そして、ピーク電圧検出部140は、出力信号CO及び出力信号COXの振幅電圧の最大値である出力振幅電圧のピーク値(以下では、「出力振幅ピーク電圧」という。)を検出する。そして、ピーク電圧検出部140は、検出した出力振幅ピーク電圧(以下では、「検出電圧」という。)をコンパレータ150へ出力する。このピーク電圧検出部140が「第1ピーク電圧検出部」の一例にあたる。
[0034]
コンパレータ150は、Skewのズレが無い場合の出力振幅ピーク電圧(以下では、「参照電圧」という。)の入力を受ける。また、コンパレータ150は、検出電圧の入力を受ける。そして、コンパレータ150は、検出電圧と参照電圧とを比較し、その差を算出する。そして、コンパレータ150は、算出した電位差をデジタル信号に変換し、可変遅延回路111及び可変遅延回路112へ出力する。
[0035]
ここで、図4を参照して、出力振幅ピーク電圧の差による位相の変化について説明する。図4は、出力振幅ピーク電圧の差による位相の変化について説明するための図である。図4のグラフ300、310及び320は、縦軸で振幅電圧を表し、横軸で位相を表している。図4の紙面に向かって一番上のグラフであるグラフ300はSkewのズレが無い状態の振幅電力を表している。点線303は、Skewのズレが無い状態の出力信号CO及び出力信号COXの差動波形を表している。そして、点330で閾値電圧と点線303が交わっており、Skewのズレの無い場合には、出力信号CO及び出力信号COXの振幅電圧は位相301の位置で閾値電圧となる。そして、この点線303で表される差動波形の基になった、信号CA及び信号CAXの差動波形が実線304で表される。また、点線303で表される差動波形の基になった、信号CB及び信号CBXの差動波形が一点鎖線305で表される。ここで、点線303は、実線304と一点鎖線305とを合成した波形となっている。そして、点線303の出力振幅ピーク電圧が参照電圧となる。そして、参照電圧は、電位差302で表される。
[0036]
これに対して、図4の紙面に向かって真ん中のグラフであるグラフ310は位相差が小さくなるようにSkewのズレが発生している状態の振幅電力を表している。点線313は、位相差が小さくなるようにSkewのズレが発生している状態での出力信号CO及び出力信号COXの差動波形を表している。この点線313で表される差動波形の基になった、信号CA及び信号CAXの差動波形が実線314で表される。また、点線313で表される差動波形の基になった、信号CB及び信号CBXの差動波形が一点鎖線315で表される。そして、実線314と一点鎖線315はグラフ300の実線304と一点鎖線305と比べて、位相差が小さくなっている。また、点線313の出力ピーク電圧が電位差311で表される。この場合、電位差311は電位差302に比べて大きくなっている。すなわち、出力振幅ピーク電圧が参照電圧に比べて高くなっている。この場合、位相差312で表されるように、点線313の閾値電圧となる位相の位置が位相301に比べて遅れている。そのため、閾値電圧となる位相を基準の点線303に合わせるためには、合成波形である点線313の位相を進ませることになる。したがって、出力振幅ピーク電圧が参照電圧に比べて高い場合、信号CA及び信号CAXの遅延を増加させることで、閾値電圧となる位相が基準の点線303に近づく。
[0037]
さらに、図4の紙面に向かって一番下のグラフであるグラフ320は位相差が大きくなるようにSkewのズレが発生している状態の振幅電力を表している。点線323は、位相差が大きくなるようにSkewのズレが発生している状態での出力信号CO及び出力信号COXの差動波形を表している。この点線323で表される差動波形の基になった、信号CA及び信号CAXの差動波形が実線324で表される。また、点線323で表される差動波形の基になった、信号CB及び信号CBXの差動波形が一点鎖線325で表される。そして、実線324と一点鎖線325はグラフ300の実線304と一点鎖線305と比べて、位相差が大きくなっている。また、点線323の出力ピーク電圧が電位差321で表される。この場合、電位差321は電位差302に比べて小さくなっている。すなわち、出力振幅ピーク電圧が参照電圧に比べて低くなっている。この場合、位相差322で表されるように、点線323の閾値電圧となる位相の位置が位相301に比べて進んでいる。そのため、閾値電圧となる位相を基準の点線303に合わせるためには、合成波形である点線323の位相を遅らせることになる。したがって、出力振幅ピーク電圧が参照電圧に比べて低い場合、信号CA及び信号CAXの遅延を減少させることで、閾値電圧となる位相が基準の点線303に近づく。
[0038]
すなわち、コンパレータ150は、検出電圧が参照電圧に比べて高い場合には、信号CA及び信号CAXの遅延を増加させる制御信号を可変遅延回路111及び可変遅延回路112へ出力する。また、コンパレータ150は、検出電圧が参照電圧に比べて低い場合には、信号CA及び信号CAXの遅延を減少させる制御信号を可変遅延回路111及び可変遅延回路112へ出力する。ここで、本実施例では、可変遅延回路111及び可変遅延回路112に対してアナログで制御を行っているので、例えば、コンパレータ150は、遅延を与える制御コードを1つずつずらしていくことで、検出電圧と参照電圧とが一致するように制御する。
[0039]
ここで、本実施例では、可変遅延回路に対してアナログ制御を行う場合で説明したが、可変遅延回路はデジタル制御を受けるものでもよい。その場合、コンパレータ150は、例えば、電圧差とその電圧差を調整するコードを対応させて記憶しておき、検出電圧と参照電圧の差に対応するコードを可変遅延回路に送信する構成などが考えられる。
[0040]
さらに、出力振幅ピーク電圧と遅延量との関係について説明する。まず、信号CA及び信号CAXの差動対に対する重み付けの電流と信号CB及び信号CBXの差動対に対する重み付けの電流とを一致させた場合の電流をIrとする。さらに、信号CA及び信号CAXの差動対の電流をIa、CB及び信号CBXの差動対の電流をIbとする。Skewのズレが無い状態の場合、Ia=Ir×sin(x+π/2)となる。また、Skewのズレが無い状態の場合、Ib=Ir×sin(x)となる。そして、合成信号である出力信号CO及び出力信号COXの差動対の電流をIoとすると、Io=Ia+Ibとなる。すなわち、Io=2 1/2×Ir×sin(x+φ)となる。そこで、出力信号CO及び出力信号COXの差動対の電圧はIo×Rとなる。したがって、Skewのズレが無い場合の出力振幅ピーク電圧である参照電圧をVrefとすると、Vref=2 1/2×Ir×Rとなる。そして、この場合にある電圧となる信号CAの時間をT(Ia)とし、同じ電圧となる信号CBの時間をT(Ib)とすると、SkewはT(Ia)−T(Ib)=π/2となる。すなわち、Skewのズレが無い状態では、Skewはπ/2である。
[0041]
これに対して、検出電圧をVoとすると、Vo>Vrefの場合、信号CA及び信号CAXの差動対と信号CB及び信号CBXの差動対との位相差が小さくなっている。この場合、Ia=Ir×sin(x+π/2)、Ib=Ir×sin(x+ψ)となる。ここで、ψは信号CA及び信号CAXの差動対の位相と信号CB及び信号CBXの差動対の位相とが近づいた分の位相である。この場合、SkewはT(Ia)−T(Ib)=π/2−ψとなる。すなわち、Skewのズレが無い状態に比べてSkewのズレは−ψである。そこで、コンパレータ150は、出力信号CO及び出力信号COXの位相をψ増やすように遅延を増加させる制御信号を可変遅延回路111及び可変遅延回路112へ出力する。
[0042]
また、Vo<Vrefの場合、信号CA及び信号CAXの差動対と信号CB及び信号CBXの差動対との位相差が大きくなっている。この場合、Ia=Ir×sin(x+π/2)、Ib=Ir×sin(x−ψ)となる。ここで、ψは信号CA及び信号CAXの差動対の位相と信号CB及び信号CBXの差動対の位相とが離れた分の位相である。この場合、SkewはT(Ia)−T(Ib)=π/2+ψとなる。すなわち、Skewのズレが無い状態に比べてSkewのズレは+ψである。そこで、コンパレータ150は、出力信号CO及び出力信号COXの位相をψ減らすように遅延を減らす制御信号を可変遅延回路111及び可変遅延回路112へ出力する。このコンパレータ150が、「制御部」の一例にあたる。
[0043]
次に、図5を参照して、本実施例に係る位相補正回路におけるSkewの補正処理について説明する。図5は、実施例1に係る位相補正回路におけるSkewの補正処理のフローチャートである。
[0044]
ミキサ130は、所定のデジタルコードを受けて、信号CA及び信号CAXの差動対と信号CB及び信号CBXの差動対に対する重み付けを行う電流源からの電流を一致させる(ステップS101)。
[0045]
次に、ミキサ130は、2つの差動クロックである信号CA及び信号CAX、並びに信号CB及び信号CBXの入力を受ける(ステップS102)。
[0046]
次に、ミキサ130は、信号CAと信号CBの合成信号である出力信号CO、及び信号CAXと信号CBXとの合成信号である出力信号COXを出力する(ステップS103)。
[0047]
ピーク電圧検出部140は、出力信号CO及び出力信号COXをミキサ130から取得する。そして、ピーク電圧検出部140は、出力信号CO及び出力信号COXの振幅電圧の最大値である出力振幅ピーク電圧を検出する(ステップS104)。
[0048]
コンパレータ150は、検出電圧をピーク電圧検出部140から取得する。そして、コンパレータ150は、検出電圧と参照電圧とを比較し、検出電圧と参照電圧が一致する(検出電圧=参照電圧)か否かを判定する(ステップS105)。そして、検出電圧が参照電圧と一致している場合(ステップS105肯定)、コンパレータ150はSkewの補正処理を終了する。
[0049]
これに対して、検出電圧と参照電圧が異なる場合(ステップS105否定)、コンパレータ150は、検出電圧が参照電圧より大きい(検出電圧>参照電圧)か否かを判定する(ステップS106)。そして、検出電圧が参照電圧より大きい場合(ステップS106肯定)、コンパレータ150は、可変遅延回路111及び可変遅延回路112に対して遅延量を増加させる制御信号を出力し(ステップS107)、ステップS102へ戻る。
[0050]
これに対して、検出電圧が参照電圧より小さい場合(ステップS106否定)、コンパレータ150は、可変遅延回路111及び可変遅延回路112に対して遅延量を減少させる制御信号を出力し(ステップS108)、ステップS102へ戻る。
[0051]
図6は、本実施例に係る位相補正回路を有する送信機及び受信機のブロック図である。送信機401は、多相クロック生成回路411、FF412、プレドライバエッジ制御部413及びドライバ414を有している。また、受信機402は、多相クロック生成回路421、アンプ422、サンプラ423、デマルチプレクサ424及びデジタルフィルタ425を有している。
[0052]
多相クロック生成回路411は、基準クロックの入力を受ける。そして、多相クロック生成回路411は、異なる位相を有する複数のクロックを生成する。そして、多相クロック生成回路411は、生成したクロックをプレドライバエッジ制御部413へ出力する。
[0053]
FF(Flip Flop)412は、データの入力を受ける。そして、データに一定期間の遅延を与えた後、プレドライバエッジ制御部413へ出力する。
[0054]
プレドライバエッジ制御部413は、位相の異なる複数のクロックの入力を多相クロック生成回路411から受ける。また、プレドライバエッジ制御部413は、データの入力をFF412から受ける。そして、プレドライバエッジ制御部413は、入力されたクロックに同期して、データのエッジのタイミングを調整する。そして、プレドライバエッジ制御部413は、エッジのタイミングを調整したデータをドライバ414へ出力する。
[0055]
ドライバ414は、プレドライバエッジ制御部413から受信したデータを、通信回線403を介して、受信機402へ向けて送信する。通信回線403は、例えば、差動信号によりシリアル信号を伝送する通信回線などである。
[0056]
多相クロック生成回路421は、基準クロックの入力を受ける。ここで、送信機401内の基準クロックをTxClkとして、受信機402内の基準クロックをRxClkとすると、多相クロック生成回路421は、RxClkの入力を受けることになる。RxClkは、例えば、TxClkと同じ周波数のクロックであり、受信機402側の水晶発振器などのリファレンスクロックをPLL(Phase Locked Loop)で逓倍することんなどにより得られる。ここで、TxClk及びRxClkのそれぞれの周波数は、RxClkとは位相差信号を得ることができればよく、例えば、高い周波数であれば分周すればよい。したがって、TxClk及びRxClkのそれぞれの周波数は、異なっていても良い。
[0057]
また、多相クロック生成回路421は、デジタルコードの入力をデジタルフィルタ425から受ける。そして、多相クロック生成回路421は、受信したデジタルコードにより制御された電流を用いて基準クロックの各信号の位相を調整する。そして、多相クロック生成回路421は、位相の異なる複数のクロックである多相クロックを生成する。そして、多相クロック生成回路421は、生成した多相クロックをサンプラ423へ出力する。
[0058]
アンプ422は、送信機401から送られてきたデータを受信する。そして、アンプ422は、受信したデータを増幅する。そして、アンプ422は、増幅したデータをサンプラ423へ出力する。
[0059]
サンプラ423は、データの入力をアンプ422から受ける。また、サンプラ423は、位相の異なる複数のクロックの入力を多相クロック生成回路421から受ける。そして、サンプラ423は、受信したクロックに同期して、受信したデータをサンプリングする。そして、サンプラ423は、異なる位相でサンプリングされたデータをデマルチプレクサ424へ出力する。
[0060]
デマルチプレクサ424は、サンプラ423から受信した異なる位相でサンプリングされたデータをデータ分離する。
[0061]
デジタルフィルタ425は、サンプリングされたデータをデータ処理し、多相クロック生成回路421が生成するクロックと受信データとのタイミング関係に応じたデジタルコードを生成する。そして、デジタルフィルタ425は、生成したデジタルコードを多相クロック生成回路421へ出力する。
[0062]
そして、多相クロック生成回路411及び多相クロック生成回路421に、本実施例に係る位相補正回路が搭載される。そこで、多相クロック生成回路421の詳細について説明する。
[0063]
図7は、多相クロック生成回路のブロック図である。多相クロック生成回路421は、多相クロック生成部431、インターポレータ432及び遅延素子列433を有している。
[0064]
多相クロック生成部431は、出力する位相の数に合わせたFFが直列に配置されている。多相クロック生成部421は、基準クロックの入力を受ける。例えば、多相クロック生成回路411における多相クロック生成部431は、前述したTxClkの入力を受ける。また、多相クロック生成回路421における多相クロック生成部431は、前述したRxClkの入力を受ける。そして、多相クロック生成部431は、各FFを順番に入力されたクロックを通過させることで、クロックに対して所定の遅延を順次与えていく。そして、多相クロック生成部431は、各FFで遅延が与えられた状態の各クロックをそれぞれインターポレータ出力していく。本実施例では、多相クロック生成部431は、0°、90°、180°、270°の4位相のクロックを出力する。
[0065]
インターポレータ432は、デジタルコードの入力をデジタルフィルタ425(図6参照)から受ける。また、インターポレータ432は、位相の異なる複数のクロックの入力を多相クロック生成部431から受ける。そして、インターポレータ432は、受信したクロックをそれぞれ異なる重み付けで足し合わせることで、受信したデジタルコードにより指示された位相に調整されたクロック(以下では、「位相調整クロック」と言う。)を生成する。そして、インターポレータ432は、生成した位相調整クロックを遅延素子列433へ出力する。本実施例に係る位相補正回路は、このインターポレータ432に搭載される。
[0066]
遅延素子列433は、位相調整クロックの入力をインターポレータ432から受ける。そして、遅延素子列433は、受信した位相調整クロックに同期させて、多相クロックを生成する。そして、遅延素子列433は、生成した多相クロックをサンプラ423へ出力する。
[0067]
ここで、図8は、位相調整クロック、多相クロック及び入力データのタイミングチャートである。図8は横軸に時間を表している。図8は、2組の位相調整クロックから4位相のクロックを発生する例である。
[0068]
インターポレータ432は、クロック450及びクロック452を遅延素子列433へ出力する。ここで、クロック450とクロック452は位相が90°ずれている。このクロック450及びクロック452が位相調整クロックの一例である。
[0069]
そして、遅延素子列433は、クロック450を分周し、さらに位相をずらすことで、4つの異なる位相を有するクロックであるクロック群451を生成する。また、遅延素子列433は、クロック452を分周し、さらに位相をずらすことで、4つの異なる位相を有するクロックであるクロック群453を生成する。こで、クロック群451の各クロックとクロック群453の各クロックは、クロック450とクロック452との位相のズレと同じだけズレを有している。このクロック群451及びクロック群453に含まれるクロックが多相クロックの一例である。そして、遅延素子列433は、クロック群451及びクロック群453を出力する。
[0070]
図6におけるサンプラ423は、クロック群451及びクロック群453の入力を受ける。そして、サンプラ423は、クロック群451に含まれる各クロックをデータ認識用のクロックとする。すなわち、サンプラ423は、クロック群451に含まれる各クロックの立ち上がりでデータを認識する。また、サンプラ423は、クロック群453に含まれる各クロックをエッジ認識用のクロックとする。すなわち、サンプラ423は、クロック群453に含まれる各クロックの立ち上がりでデータのエッジを認識する。これにより、図8における、データ454の間隔P0〜P3で示されるように、データ認識のタイミングとエッジ認識のタイミングが等間隔で発生する。これにより、サンプラ423は、データ454を正確に認識することができる。
[0071]
以上に説明したように、本実施例に係る位相補正回路は、ミキサから出力された差動対の出力振幅ピーク電圧を検出し、その検出した出力振幅ピーク電圧とSkewのズレが発生していない状態の出力振幅ピーク電圧との差を用いて、一方の差動対の遅延を調整している。これにより、入力された差動対間のSkewのズレが補正され、入力位相信号の位相の間隔の精度を向上させ、識別位相の可変量を高精度化することができる。
[0072]
また、本実施例では、信号CA及び信号CAXの遅延を変更してSkewを調整するように説明したが、信号CB及び信号CBXの遅延を変更してSkewを調整してもよい。
[0073]
また本実施例では、各端子に入力される信号の位相をそれぞれ0°、90°、180°、270°としたが、これは他の値であってもよい。さらに、本実施例では、入力クロックが4位相の場合で説明したが、これに限るものではなく、入力クロックが有する位相の数は他の値であってもよい。
Example 2
[0074]
図9は、実施例2に係る位相補正回路のブロック図である。本実施例に係る位相補正回路は、ミキサをもう一つ加え、それぞれのミキサから出力された信号の出力振幅ピーク電圧を比較して、その電圧の差により遅延を調整することが実施例1と異なるものである。そこで、以下では、加えたミキサによる信号の生成及び出力振幅ピーク電圧の比較よる遅延量の制御について主に説明する。図9において、図1と同じ符号を有する各部は、特に説明の無い限り同じ機能を有するものとする。
[0075]
図9に示すように、本実施例に係る位相補正回路は、実施例1の補正回路にミキサ134及びピーク電圧検出部141をさらに有している。また、本実施例に係る位相補正回路は、実施例1の固定遅延回路113及び固定遅延回路114に代えて、可変遅延回路115及び可変遅延回路116を有している。
[0076]
可変遅延回路111は、実施例1と同様にコンパレータ150から受信した制御信号に合わせて遅延を信号CAに与え、Duty補正部121へ出力する。また、可変遅延回路112は、実施例1と同様にコンパレータ150から受信した制御信号に合わせて遅延を信号CAXに与え、Duty補正部121へ出力する。
[0077]
可変遅延回路115は、入力端子104に供給された信号CBの入力を受ける。さらに、可変遅延回路115は、後述するコンパレータ150からの制御信号を受けて、遅延の増減を行う。そして、可変遅延回路115は、制御された遅延を信号CBに与え位相をシフトする。例えば、+ΔTの遅延を与える制御信号をコンパレータ150から受けた場合、可変遅延回路115は、現在の遅延量にΔTを加算した遅延を信号CBに与える。また、例えば、−ΔTの遅延を与える制御信号をコンパレータ150から受けた場合、可変遅延回路115は、現在の遅延量からΔTを減算した遅延を信号CBに与える。そして、可変遅延回路115は、遅延を与えた信号CBをDuty補正部122へ出力する。
[0078]
可変遅延回路116は、入力端子103に供給された信号CBXの入力を受ける。さらに、可変遅延回路116は、後述するコンパレータ150からの制御信号を受けて、遅延の増減を行う。ここで、可変遅延回路116がコンパレータ150から受ける制御信号は、可変遅延回路115がコンパレータ150から受ける指示と同様である。そして、可変遅延回路116は、制御された遅延を信号CBXに与え位相をシフトする。例えば、+ΔTの遅延を与える制御信号をコンパレータ150から受けた場合、可変遅延回路116は、現在の遅延量にΔTを加算した遅延を信号CBXに与える。また、例えば、−ΔTの遅延を与える制御信号をコンパレータ150から受けた場合、可変遅延回路116は、現在の遅延量からΔTを減算した遅延を信号CBXに与える。そして、可変遅延回路116は、遅延を与えた信号CBXをDuty補正部122へ出力する。この可変遅延回路115及び可変遅延回路116が、「第2遅延付加部」の一例にあたる。
[0079]
Duty補正部121は、信号CAの入力を可変遅延回路111から受ける。また、Duty補正部121は、信号CAXの入力を可変遅延回路112から受ける。そして、Duty補正部121は、信号CAと信号CAXとのDutyのズレを無くすように、補正を行う。そして、Duty補正部121は、Dutyを補償するように補正を施した信号CA及び信号CAXをミキサ130へ出力する。また、Duty補正部121は、信号CAをミキサ134における信号CBX’としてミキサ134へ出力する。また、Duty補正部121は、信号CAXをミキサ134における信号CB’としてミキサ134へ出力する。
[0080]
Duty補正部122は、信号CBの入力を可変遅延回路115から受ける。また、Duty補正部122は、信号CBXの入力を可変遅延回路116から受ける。そして、Duty補正部122は、信号CBと信号CBXとのDutyのズレを無くすように、補正を行う。そして、Duty補正部122は、Dutyを補償するように補正を施した信号CB及び信号CBXをミキサ130へ出力する。また、Duty補正部122は、信号CBをミキサ134における信号CA’としてミキサ134へ出力する。また、Duty補正部122は、信号CBXをミキサ134における信号CAX’としてミキサ134へ出力する。
[0081]
ミキサ134は、90°の位相を有する信号を信号CA’として、また270°の位相を有する信号を信号CAX’としてDuty補正部122からの入力を受ける。また、ミキサ134は、180°の位相を有する信号を信号CB’として、また0°の位相を有する信号を信号CBX’としてDuty補正部121からの入力を受ける。さらに、ミキサ134は、位相補間を行うための制御信号であるデジタルコードの入力を受ける。このデジタルコードは、ミキサ130へ入力されるデジタルコードと同一である。
[0082]
そして、ミキサ134は、90°の位相を有する信号CA’及び180°の位相を有する信号CB’に対してデジタルコードを用いてそれぞれに重み付けをする。そして、ミキサ134は、重み付けした信号CA’と信号CB’を足し合わせることで、出力信号CO’を生成する。また、ミキサ134は、270°の位相を有する信号CAX’及び0°の位相を有する信号CBX’に対してデジタルコードを用いてそれぞれに重み付けをする。そして、ミキサ134は、重み付けした信号CAX’と信号CBX’を足し合わせることで、出力信号COX’を生成する。ここで、出力信号COX’は、出力信号CO’の反転信号である。すなわち、ミキサ134では、ミキサ130で信号CA及び信号CAXの差動対に与えられた重み付けが、信号CB’及び信号CBX’に与えられる。また、ミキサ134では、ミキサ130での信号CA及び信号CAXの差動対を反転した信号が信号CA’及び信号CAX’となる。さらに、ミキサ134では、ミキサ130で信号CB及び信号CBXの差動対に与えられた重み付けが、信号CA’及び信号CAX’に与えられる。
[0083]
このように、ミキサ134は、重み付けを行うことで、出力信号CO’及び出力信号COX’の位相をずらすことができる。そして、ミキサ130は、出力信号CO’及び出力信号COX’の位相をずらすことで、位相補間を行うことができる。本実施例では、ミキサ134は、90°の位相の可変範囲を有する。すなわち、本実施例に係る位相補間装置は、ミキサ130とミキサ134により180°の位相の可変範囲を有することになる。
[0084]
ミキサ134は、生成した出力信号CO’を出力端子163から出力する。また、ミキサ134は、生成した出力信号COX’を出力端子164から出力する。さらに、ミキサ134は、出力信号CO’及び出力信号COX’をピーク電圧検出部141へ出力する。このミキサ134が、「第2ミキサ」の一例にあたる。
[0085]
ピーク電圧検出部140は、出力信号CO及び出力信号COXの入力をミキサ130から受ける。そして、ピーク電圧検出部140は、出力信号CO及び出力信号COXの出力振幅ピーク電圧を検出する。そして、ピーク電圧検出部140は、検出した出力振幅ピーク電圧をコンパレータ150へ出力する。
[0086]
ピーク電圧検出部141は、出力信号CO’及び出力信号COX’の入力をミキサ134から受ける。そして、ピーク電圧検出部141は、出力信号CO’及び出力信号COX’の出力振幅ピーク電圧を検出する。そして、ピーク電圧検出部141は、検出した出力振幅ピーク電圧をコンパレータ150へ出力する。このピーク電圧検出部141が、「第2ピーク電圧検出部」の一例にあたる。
[0087]
以下では、ピーク電圧検出部140が検出した検出電圧を第1ピーク電圧とよび、ピーク電圧検出部141が検出した検出電圧を第2ピーク電圧と呼ぶ。
[0088]
コンパレータ150は、第1ピーク電圧の入力をピーク電圧検出部140から受ける。また、コンパレータ150は、第2ピーク電圧の入力をピーク電圧検出部141から受ける。そして、コンパレータ150は、第1ピーク電圧と第2ピーク電圧とを比較する。
[0089]
図10−1は、Skewのズレが無い状態の第1ピーク電圧と第2ピーク電圧を説明する図である。図10−1は、縦軸で振電圧を表し、横軸で位相を表している。点線511がミキサ130から出力された出力信号CO及び出力信号COXの差動波形を表している。また、実線512がミキサ130に入力された信号CA及び信号CAXの差動波形を表している。また、一点鎖線513がミキサ130に入力された信号CB及び信号CBXの差動波形を表している。
[0090]
また、点線521がミキサ134から出力された出力信号CO’及び出力信号COX’の差動波形を表している。また、実線522がミキサ134に入力された信号CA’及び信号CAX’の差動波形を表している。また、一点鎖線523がミキサ134に入力された信号CB’及び信号CBX’の差動波形を表している。
[0091]
Skewのズレが無い場合、第1ピーク電圧は電位差501で表される。そして、Skewのズレが無い場合、第2ピーク電圧は電位差502で表される。そして、図10−1に示されるように、電位差501と電位差502とは一致している。すなわち、Skewのズレが無い場合には、第1ピーク電圧と第2ピーク電圧とが一致する。
[0092]
これに対して、図10−2は、Skewのズレがある状態の第1ピーク電圧と第2ピーク電圧を説明する図である。図10−2は、縦軸で振電圧を表し、横軸で位相を表している。点線531がミキサ130から出力された出力信号CO及び出力信号COXの差動波形を表している。また、点線541がミキサ134から出力された出力信号CO’及び出力信号COX’の差動波形を表している。図10−2に示すように、Skewのズレが有る場合には、第1ピーク電圧及び第2ピーク電圧のいずれか一方がSkewのズレが無い場合の出力振幅ピーク電圧よりも低くなる。また、第1ピーク電圧及び第2ピーク電圧の他方がSkewのズレが無い場合の出力振幅ピーク電圧よりも高くなる。例えば、図10−2では、第1ピーク電圧は電位差503で表され、第2ピーク電圧は電位差504で表される。そして、電位差503は、電位差501及び電位差502よりも低い。また、電位差504は、電位差501及び電位差502よりも高い。そして、入力された信号の位相のSkewが逆になると、第1ピーク電圧と第2ピーク電圧との関係も逆になる。
[0093]
そこで、第1ピーク電圧と第2ピーク電圧とが一致している状態がSkewズレの無い場合なので、コンパレータ150は、第1ピーク電圧と第2ピーク電圧と一致するように、制御信号をSkew補正部121及びSkew補正部122へ出力する。
[0094]
具体的には、コンパレータ150は、第1ピーク電圧が高い場合には、信号CA及び信号CAXに与える遅延を増やし、信号CB及び信号CBXに与える遅延を減らす制御信号をSkew補正部121及びSkew補正部122へ出力する。また、第2ピーク電圧が高い場合には、信号CA及び信号CAXに与える遅延を減らし、信号CB及び信号CBXに与える遅延を増やす制御信号をSkew補正部121及びSkew補正部122へ出力する。
[0095]
以上に説明したように、本実施例に係る位相補正回路は、2つのミキサからの出力の出力振幅ピーク電圧を比較し、それが一致するように制御する。これにより、入力された差動対間のSkewのズレが補正され、入力位相信号の位相の間隔の精度を向上させ、識別位相の可変量を高精度化することができる。外部から参照電圧の入力がなくてよいので、設計を容易にすることができる。さらに、180°の位相の可変範囲を有する場合、参照電圧を取得するための他の機構を設けなくてもよいので、サイズの増大を抑えることができる。
Example 3
[0096]
図11は、実施例3に係る位相補正回路のブロック図である。本実施例に係る位相補正回路は、ミキサに入力する信号を切り替えることで出力振幅ピーク電圧を比較のための信号を生成することが実施例1と異なるものである。そこで、以下では、比較のための信号の生成及び遅延量の制御について主に説明する。図11において、図1と同じ符号を有する各部は、特に説明の無い限り同じ機能を有するものとする。
[0097]
本実施例に係る位相補正回路は、初期制御部151、遅延制御回路152、スイッチ171〜174及びセレクタ180を実施例1に加えた構成である。
[0098]
スイッチ171は、Skew補正部121が出力した0°の位相を有するクロック信号の経路を、ミキサ130へ信号CAとして入力する経路又は信号CBXとして入力する経路のいずれかに切り替える。
[0099]
スイッチ172は、Skew補正部121が出力した90°の位相を有するクロック信号の経路を、ミキサ130へ信号CAXとして入力する経路又は信号CBとして入力する経路のいずれかに切り替える。
[0100]
スイッチ173は、Skew補正部122が出力した90°の位相を有するクロック信号の経路を、ミキサ130へ信号CAとして入力する経路又は信号CBとして入力する経路のいずれかに切り替える。
[0101]
スイッチ174は、Skew補正部121が出力した270°の位相を有するクロック信号の経路を、ミキサ130へ信号CAXとして入力する経路又は信号CBXとして入力する経路のいずれかに切り替える。
[0102]
セレクタ180は、初期制御部151から信号をミキサ130へ入力する経路と、入力端子105から信号を入力する経路とを切り替える。
[0103]
電源が入力され初期トレーニングが開始されると、初期制御部151は、セレクタ180を自己とミキサ130を結ぶ経路に切り替える。そして、初期制御部151は、信号CA及び信号CAXに対して重み付けをする電流と信号CB及び信号CBXに対して重み付けをする電流とを一致させるようミキサ130に指示する。
[0104]
さらに、初期制御部151は、実際に出力として使用するクロック信号が出力されるように、スイッチ171〜スイッチ174を切り替える。本実施例では、初期制御部151は、0°の位相を有するクロック信号がミキサ130へ信号CAとして入力される経路にスイッチ171を切り替える。また、初期制御部151は、180°の位相を有するクロック信号がミキサ130へ信号CAXとして入力される経路にスイッチ172を切り替える。また、初期制御部151は、90°の位相を有するクロック信号がミキサ130へ信号CBとして入力される経路にスイッチ173を切り替える。また、初期制御部151は、270°の位相を有するクロック信号がミキサ130へ信号CBXとして入力される経路にスイッチ173を切り替える。以下では、このスイッチ171〜スイッチ174の状態を第1スイッチ状態という。
[0105]
そして、初期制御部151は、後述する遅延制御回路152から実際に出力される信号の出力振幅ピーク電圧の取得完了通知を受ける。そして、初期制御部151は、比較のための信号が出力されるように、スイッチ171〜スイッチ174を切り替える。本実施例では、初期制御部151は、0°の位相を有するクロック信号がミキサ130へ信号CBXとして入力される経路にスイッチ171を切り替える。また、初期制御部151は、180°の位相を有するクロック信号がミキサ130へ信号CBとして入力される経路にスイッチ172を切り替える。また、初期制御部151は、90°の位相を有するクロック信号がミキサ130へ信号CAとして入力される経路にスイッチ173を切り替える。また、初期制御部151は、270°の位相を有するクロック信号がミキサ130へ信号CAXとして入力される経路にスイッチ173を切り替える。以下では、このスイッチ171〜スイッチ174の状態を第2スイッチ状態という。
[0106]
そして、初期制御部151は、遅延の調整が完了すると、遅延制御回路152から遅延の調整完了の通知を受ける。そして、初期制御部151は、実際に出力として使用するクロック信号が出力されるようにスイッチ171〜スイッチ174を第1スイッチ状態に切り替える。さらに、初期制御部151は、入力端子105から信号がミキサ130へ入力される経路にセレクタ180を切り替える。この初期制御部151が、「切替部」の一例にあたる。
[0107]
ミキサ130は、第1スイッチ状態では、0°の位相を有する信号CA、180°の位相を有する信号CAX、90°の位相を有する信号CB、270°の位相を有する信号BXから、合成信号である信号CO及び信号COXを生成する。そして、ミキサ130は、信号CO及び信号COXをピーク電圧検出部140へ出力する。
[0108]
ミキサ130は、第2スイッチ状態では、90°の位相を有する信号CA、270°の位相を有する信号CAX、0°の位相を有する信号をCBX、180°の位相を有する信号CBから、合成信号である信号CO’’及び信号COX’’を生成する。そして、ミキサ130は、信号CO’’及び信号COX’’をピーク電圧検出部140へ出力する。
[0109]
ピーク電圧検出部140は、第1スイッチ状態では、信号CO及び信号COXの入力をミキサ130から受ける。そして、ピーク電圧検出部140は、信号CO及び信号COXの出力振幅ピーク電圧を検出する。以下では、この出力振幅ピーク電圧を「使用出力ピーク電圧」という。そして、ピーク電圧検出部140は、使用出力ピーク電圧を遅延制御回路152へ出力する。
[0110]
ピーク電圧検出部140は、第2スイッチ状態では、信号CO’’及び信号COX’’の入力をミキサ130から受ける。そして、ピーク電圧検出部140は、信号CO’’及び信号COX’’の出力振幅ピーク電圧を検出する。以下では、この出力振幅ピーク電圧を「比較ピーク電圧」という。そして、ピーク電圧検出部140は、比較ピーク電圧を遅延制御回路152へ出力する。
[0111]
遅延制御回路152は、メモリなどの記憶装置を有している。また、遅延制御回路152は、A/D(Analog to Digital)コンバータを有している。そして、遅延制御回路152は、初期トレーニング開始の通知を初期制御部151から受ける。そして、遅延制御回路152は、ピーク電圧検出部140から使用出力ピーク電圧の入力を受ける。そして、遅延制御回路152は、使用出力ピーク電圧をデジタル信号に変換し自己の記憶装置に記憶する。使用出力ピーク電圧を記憶すると、遅延制御回路152は、使用出力ピーク電圧の取得完了を初期制御部151へ通知する。
[0112]
次に、遅延制御回路152は、ピーク電圧検出部140から比較ピーク電圧の入力を受ける。そして、遅延制御回路152は、比較ピーク電圧をデジタル信号に変換する。そして、遅延制御回路152は、記憶している使用出力ピーク電圧と受信した比較ピーク電圧とを比較する。そして、遅延制御回路152は、使用出力ピーク電圧と比較ピーク電圧とが一致するように可変遅延回路111及び可変遅延回路112を制御する。例えば、遅延制御回路152は、電圧差とその電圧差を調整するコードを対応させて記憶している。そして、遅延制御回路152は、検出電圧と参照電圧を比較し、電圧差を取得する。そして、遅延制御回路152は、取得した電圧差に対応するコードを選択する。そして、遅延制御回路152は、選択したコードを可変遅延回路111及び可変遅延回路112に送信する。そして、遅延制御回路152は、可変遅延回路111及び可変遅延回路112に設定した遅延量を記憶しておき、可変遅延回路111及び可変遅延回路112の遅延量を固定する。
[0113]
図12は、実施例3に係る可変遅延回路の一例の図である。本実施例では、可変遅延回路111及び可変遅延回路112に対してデジタル制御を行うため、可変遅延回路111及び可変遅延回路112として、図12に示すようなデジタル制御を受ける可変遅延回路が用いられる。
[0114]
インバータ600は、端子601から入力されたクロック信号を用いて、端子602からクロック信号を出力する。また定電流源614は、ライン611〜613側からインバータ600に定電流を与える回路である。また定電流源624は、ライン621〜623側からインバータ600に定電流を与える回路である。
[0115]
そして、遅延制御回路152からの制御信号がライン611〜613から入力され、指定されたスイッチがONされる。また、遅延制御回路152からの制御信号の逆の信号、すなわち、スイッチのON/OFFを逆にした信号がライン621〜623から入力され、指定されたスイッチがONされる。
[0116]
そして、スイッチのON/OFFを調整することで、インバータ600にかかる電流源の数が変更でき、インバータに入力される電流量が変化する。これにより、インバータ600の駆動能力が変更でき、インバータ600の駆動能力を制御することによりクロック信号線の充放電時間が変化し、それにしたがって遅延量を変化させることができる。
[0117]
ここで、実施例1及び実施例2においても、可変遅延回路111及び可変遅延回路112に対してデジタル制御を行う場合には図12に示す可変遅延回路を用いてもよい。
[0118]
以上に説明したように、本実施例に係る位相補正回路は、1つのミキサで実際に使用する信号と比較用の信号を生成することができる。これにより、位相補正回路のサイズをより小さく抑えることができる。

Reference Signs List

[0119]
101〜106 入力端子
111、112 可変遅延補正回路
113、114 固定値円補正回路
121、122 Duty補正部
130、134 ミキサ
140、141 ピーク電圧検出部
150 コンパレータ
151 初期制御部
152 遅延制御回路
161〜164 出力端子
171〜174 セレクタ
180 セレクタ
401 送信機
402 受信機
411 多相クロック生成回路
412 FF
413 プレドライバエッジ制御部
414 ドライバ
421 多相クロック生成回路
422 アンプ
423 サンプラ
424 デマルチプレクサ
425 デジタルフィルタ
431 多相クロック生成部
432 インターポレータ
433 遅延素子列

Claims

[1]
所定の位相を有する第1信号の入力を受け、該第1信号に対して遅延値を可変に付加した第1遅延信号を出力する第1遅延付加部と、
前記第1遅延信号及び前記所定の位相と異なる位相を有する第2信号の入力を受け、前記第1信号と前記第2信号の合成信号を出力する第1ミキサと、
前記第1ミキサから出力された合成信号の振幅電圧の最大値を検出する第1ピーク電圧検出部と、
前記第1ピーク電圧検出部が検出した最大値が所定の電圧に一致するように前記第1遅延付加部が付加する遅延値を制御する制御部と
を備えたことを特徴とする位相補正回路。
[2]
前記第1信号は、第1の正転信号及び前記第1の正転信号の反転信号である第1の反転信号を有する第1差動信号であり、
前記第2信号は、前記第1の正転信号とは異なる位相を有する第2の正転信号及び前記第2の正転信号の反転信号である第2の反転信号を有する第2差動信号であり、
前記第1遅延付加部は、前記第1作動信号の入力を受け、前記第1の正転信号を遅延させる第1正転信号遅延付加部及び前記第1の反転信号を遅延させる第1反転信号遅延付加部を有し、前記第1遅延信号として前記第1の正転信号を遅延させた信号及び前記第1の反転信号を遅延させた信号の組である第1遅延差動信号を出力し、
前記第1ミキサは、第1の正転信号を前記第1正転信号遅延付加部により遅延させた信号と第2の正転信号との合成信号及び第1の反転信号を前記第1反転信号遅延付加部より遅延させた信号と第2の反転信号の合成信号を出力する
ことを特徴とする請求項1に記載の位相補正回路。
[3]
前記制御部は、前記第1ピーク電圧検出部が検出した最大値が所定の電圧に一致するよう制御した時に、前記第1ピーク電圧検出部が検出した最大値が所定の電圧に一致するよう制御した制御情報を記憶し、記憶した制御情報に基づいて第1遅延付加部が付加する遅延値を制御することを特徴とする請求項1又は請求項2に記載の位相補正回路。
[4]
前記第1ミキサの前段に設けられ、前記第2差動信号の入力を受け、前記第2の正転信号を遅延させる第2正転信号遅延付加部及び前記第2の反転信号を遅延させる第2反転信号遅延付加部を有し、前記第2の正転信号を遅延させた信号及び前記第2の反転信号を遅延させた信号の組である第2遅延差動信号を出力する第2遅延付加部と、
前記第1遅延付加部により遅延が付加された前記第1遅延差動信号又は前記第2遅延付加部により遅延が付加された前記第2遅延差動信号の一方の信号の正転と反転とを逆にした第3遅延差動信号、及び他方の信号の入力を受け、前記第3遅延差動信号の正転信号と前記他方の信号の正転信号との合成信号及び前記第3遅延差動信号の反転信号と他方の信号の反転信号の合成信号を出力する第2ミキサと、
前記第2ミキサから出力された合成信号の振幅電圧の最大値を検出する第2ピーク電圧検出部とをさらに備え、
前記制御部は、前記第1ピーク電圧検出部が検出した最大値と前記第2振幅ピーク電圧検出部が検出した最大値とが一致するように、前記第1遅延付加部が付加する遅延値及び前記第2遅延付加部が付加する遅延値を制御する
ことを特徴とする請求項2に記載の位相補正回路。
[5]
前記第1ミキサは、第1受信部と第2受信部とを有し、
前記第1信号を第1受信部へ入力し第2信号を前記第2受信部へ入力する状態と、前記第1の正転信号と前記第1の反転信号とを入れ替えた前記第1信号を前記第2受信部へ入力し前記第2信号を前記第1受信部へ入力する状態とを切り替える切替部をさらに備え、
前記第1ミキサは、前記第1受信部に入力された信号に、合成信号の生成において当該信号が用いられる割合を示す第1の重みを与え、前記第2受信部に入力された信号に前記第1の重みを与え、重みを与えた各信号を合成して前記合成信号を生成し、
前記第1ピーク電圧検出部は、前記第1信号が前記第1受信部に入力され、且つ前記第2信号が前記第2受信部に入力された場合の合成信号である第1合成信号の振幅電圧の最大値を検出し、さらに、前記第1の正転信号と前記第1の反転信号とを入れ替えた前記第1信号が前記第2受信部に入力され、且つ前記第2信号が前記第1受信部に入力された場合の合成信号である第2合成信号の振幅電圧の最大値を検出し、
前記制御部は、前記第1合成信号の振幅電圧の最大値と前記第2合成信号の最大値とが一致するように、前記第1遅延付加部を制御する
ことを特徴とする請求項2に記載の位相補正回路。
[6]
位相補正回路に対して、
所定の位相を有する第1信号を受信させ
前記第1信号に遅延値を付加した第1遅延信号を生成させ、
前記所定の位相と異なる位相を有する第2信号の入力を受信させ、
前記第1遅延信号と前記第2信号の合成信号を出力させ、
前記合成信号の振幅電圧の最大値を検出させ、
前記合成信号の振幅電圧の最大値が所定の電圧に一致するように前記第1信号に対して遅延値を付加させる
ことを特徴とする位相補正方法。

Drawings

[ Fig. 1]

[ Fig. 2]

[ Fig. 3]

[ Fig. 4]

[ Fig. 5]

[ Fig. 6]

[ Fig. 7]

[ Fig. 8]

[ Fig. 9]

[ Fig. 10-1]

[ Fig. 10-2]

[ Fig. 11]

[ Fig. 12]

[ Fig. 13]

[ Fig. 14]

[ Fig. 15-1]

[ Fig. 15-2]