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1. WO2021056908 - PROCÉDÉ DE DÉTECTION DE RATIONALITÉ DE SÉQUENCE DE TEMPS DE MISE SOUS TENSION DE BROCHE PG, SYSTÈME ET COMPOSANTS ASSOCIÉS

Numéro de publication WO/2021/056908
Date de publication 01.04.2021
N° de la demande internationale PCT/CN2019/129971
Date du dépôt international 30.12.2019
CIB
G06F 1/26 2006.1
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1Détails non couverts par les groupes G06F3/-G06F13/89
26Alimentation en énergie électrique, p.ex. régulation à cet effet
H03K 17/00 2006.1
HÉLECTRICITÉ
03CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
KTECHNIQUE DE L'IMPULSION
17Commutation ou ouverture de porte électronique, c. à d. par d'autres moyens que la fermeture et l'ouverture de contacts
CPC
G06F 1/26
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
1Details not covered by groups G06F3/00G06F13/00 and G06F21/00
26Power supply means, e.g. regulation thereof
H03K 17/12
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
17Electronic switching or gating, i.e. not by contact-making and –breaking
12Modifications for increasing the maximum permissible switched current
H03K 17/22
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
17Electronic switching or gating, i.e. not by contact-making and –breaking
22Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Déposants
  • 苏州浪潮智能科技有限公司 INSPUR SUZHOU INTELLIGENT TECHNOLOGY CO., LTD [CN]/[CN]
Inventeurs
  • 王健 WANG, Jian
Mandataires
  • 北京集佳知识产权代理有限公司 UNITALEN ATTORNEYS AT LAW
Données relatives à la priorité
201910931266.029.09.2019CN
Langue de publication chinois (ZH)
Langue de dépôt chinois (ZH)
États désignés
Titre
(EN) METHOD FOR DETECTING RATIONALITY OF PG PIN POWER-ON TIME SEQUENCE, SYSTEM AND RELATED COMPONENTS
(FR) PROCÉDÉ DE DÉTECTION DE RATIONALITÉ DE SÉQUENCE DE TEMPS DE MISE SOUS TENSION DE BROCHE PG, SYSTÈME ET COMPOSANTS ASSOCIÉS
(ZH) PG引脚上电时序合理性的检测方法、系统及相关组件
Abrégé
(EN)
Provided are a method for detecting rationality of power-on time sequence of PG pin, system and related components, comprising: acquiring a pull-up level on the PG pin of a VR chip (S101); determining the value of a pull-up resistor on the PG pin as a first resistance value, when the current value in the VR chip injected by the pull-up level is equal to the maximum withstand current of the VR chip (S102); acquiring equivalent resistance to ground when the PG pin is at a low level, and calculating a value of a pull-up resistor of the PG pin as a second resistance value, based on the equivalent resistance to ground when the output voltage of the PG pin is equal to a preset interference voltage limit value; (S103); when it is determined that the actual resistance value of the pull-up resistor is lower than at least one of the first resistance value and the second resistance value, outputting a first prompt information (S104). By applying the above solution, the rationality of the power-on time sequence on the PG pin of the VR chip can be determined, therefor the subsequent misoperation of the circuit may be avoided.
(FR)
L'invention concerne un procédé de détection de rationalité de séquence de temps de mise sous tension d'une broche PG, un système et des composants associés, consistant à : acquérir un niveau d'élévation sur la broche PG d'une puce VR (S101) ; déterminer la valeur d'une résistance d'élévation sur la broche PG en tant que première valeur de résistance, lorsque la valeur de courant dans la puce VR injectée par le niveau d'élévation est égale au courant de tenue maximal de la puce VR (S102) ; acquérir une résistance équivalente à la masse lorsque la broche PG est à un niveau bas et calculer une valeur d'une résistance d'élévation de la broche PG en tant que seconde valeur de résistance, sur la base de la résistance équivalente à la masse lorsque la tension de sortie de la broche PG est égale à une valeur limite de tension d'interférence prédéfinie (S103) ; lorsqu'il est déterminé que la valeur de résistance réelle de la résistance d'élévation est inférieure à la première valeur de résistance et/ou à la seconde valeur de résistance, délivrer en sortie une première information d'invite (S104). L'application de la solution ci-dessus permet de déterminer la rationalité de la séquence de temps de mise sous tension sur la broche PG de la puce VR, ce qui permet d'éviter le mauvais fonctionnement ultérieur du circuit.
(ZH)
一种PG引脚上电时序合理性的检测方法、系统及相关组件,包括:获取VR芯片的PG引脚的上拉电平(S101);确定出当上拉电平注入到VR芯片中的电流值等于VR芯片的最大耐受电流时,PG引脚的上拉电阻的取值,作为第一电阻值(S102);获取PG引脚低电平时的对地等效电阻,并基于对地等效电阻计算出当PG引脚的输出电压等于预设的干扰电压限制值时,PG引脚的上拉电阻的取值,作为第二电阻值(S103);当判断出上拉电阻的实际电阻值低于第一电阻值或者低于第二电阻值时,输出第一提示信息(S104)。应用上述方案,可以确定出VR芯片中的PG引脚上电时序是否合理,避免后续电路误动作。
Également publié en tant que
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