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1. WO2021036104 - AMPLIFICATEUR DE DÉTECTION ET SON PROCÉDÉ DE COMMANDE, ET MÉMOIRE

Document

说明书

发明名称 0001   0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062  

权利要求书

1   2   3   4   5   6   7   8   9   10  

附图

1   2   3   4   5   6   7  

说明书

发明名称 : 灵敏放大器及其驱动方法、存储器

[0001]
交叉引用
[0002]
本公开要求于2019年8月30日提交的申请号为201910818772.9、名称为“灵敏放大器及其驱动方法、存储器”的中国专利申请的优先权,该中国专利申请的全部内容通过引用全部并入本文。

技术领域

[0003]
本公开涉及存储技术领域,尤其涉及一种灵敏放大器及其驱动方法、存储器。

背景技术

[0004]
灵敏放大器是可以应用于存储器中的一种功能器件,在合适的时间点下开启灵敏放大器可以对存储单元中存储的微弱信号进行放大,从而使得存储单元中存储的数据可以被正确地写入或者读出。
[0005]
相关技术中,灵敏放大器主要由一锁存器组成,该锁存器的两输出端分别与位线、反位线连接。考虑到灵敏放大器在放大过程中,由于器件失配引起的失配噪声,通常在该锁存器中添加降噪晶体管。
[0006]
然而,由于锁存器中N型晶体管和P型晶体管的导通能力存在差异,从而造成在灵敏放大器噪声消除阶段位线和反位线的电压偏离其电源和地的中间电压,最终造成判断存储逻辑1和逻辑0阈值有差异,继而造成在读取1和0的时候,噪声容限有差异。
[0007]
需要说明的是,在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解,因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
[0008]
公开内容
[0009]
根据本公开的一个方面,提供一种灵敏放大器,该灵敏放大器包括:第一反相器、第二反相器、第一开关单元、第二开关单元、第三开关单元、第四开关单元、第五开关单元、第六开关单元、第七开关单元、第八开关单元。第一反相器的高电平端连接第一节点,低电平端连接第二节点,输入端连接反位线;第二反相器的高电平端连接第一节点,低电平端连接第二节点,输入端连接位线;第一开关单元连接所述第一反相器的输入端、输出端以及第一控制信号端,用于响应所述第一控制信号端的信号以连通所述第一反相器的输入端和输出端;第二开关单元连接所述第二反相器的输入端、输出端以及第一控制信号端,用于响应所述第一控制信号端的信号以连通所述第二反相器的输入端和输出端;第三开关单元连接所述第一反相器的输出端、所述第二反相器的输入端以及 第二控制信号端,用于响应所述第二控制信号端的信号以连通所述第一反相器的输出端和所述第二反相器的输入端;第四开关单元连接所述第二反相器的输出端、所述第一反相器的输入端以及第二控制信号端,用于响应所述第二控制信号端的信号以连通所述第二反相器的输出端和所述第一反相器的输入端;第五开关单元连接第一高电平信号端、第三控制信号端、所述第一节点,用于响应所述第三控制信号端的信号将所述第一高电平信号端的信号传输到所述第一节点;第六开关单元连接第一低电平信号端、第四控制信号端、所述第二节点,用于响应所述第四控制信号端的信号将所述第一低电平信号端的信号传输到所述第二节点;第七开关单元连接第二高电平信号端、第五控制信号端、所述第一节点,用于响应所述第五控制信号端的信号将所述第二高电平信号端的信号传输到所述第一节点;第八开关单元连接第二低电平信号端、第六控制信号端、所述第二节点,用于响应所述第六控制信号端的信号将所述第二低电平信号端的信号传输到所述第二节点;其中,所述第一高电平信号的电平大于所述第二高电平信号端的电平,所述第一低电平信号端的电平大于所述第二低电平信号端的电平;或所述第一高电平信号的电平小于所述第二高电平信号端的电平,所述第一低电平信号端的电平小于所述第二低电平信号端的电平。
[0010]
本公开的一种示例性实施例中,所述第一反相器包括:第一P型晶体管、第二N型晶体管,第一P型晶体管的第一端连接所述第一节点,控制端连接所述第一反相器的输入端,第二端连接所述第一反相器的输出端;第二N型晶体管的第一端连接所述第二节点,控制端连接所述第一反相器的输入端,第二端连接所述第一反相器的输出端。
[0011]
本公开的一种示例性实施例中,所述第二反相器包括:第三P型晶体管、第四N型晶体管。第三P型晶体管的第一端连接所述第一节点,控制端连接所述第二反相器的输入端,第二端连接所述第二反相器的输出端;第四N型晶体管的第一端连接所述第二节点,控制端连接所述第二反相器的输入端,第二端连接所述第二反相器的输出端。
[0012]
本公开的一种示例性实施例中,所述第一开关单元包括第五晶体管,第五晶体管的第一端连接所述第一反相器的输入端,第二端连接所述第一反相器的输出端,控制端连接所述第一控制信号端;所述第二开关单元包括第六晶体管,第六晶体管的第一端连接所述第二反相器的输入端,第二端连接所述第二反相器的输出端,控制端连接所述第一控制信号端。
[0013]
本公开的一种示例性实施例中,所述第三开关单元包括第七晶体管,第七晶体管的第一端连接所述第一反相器的输出端,第二端连接所述第二反相器的输入端,控制端连接所述第二控制信号端;所述第四开关单元包括第八晶体管,第八晶体管的第一端连接所述第二反相器的输出端,第二端连接所述第一反相器的输入端,控制端连接所述第二 控制信号端。
[0014]
本公开的一种示例性实施例中,所述第五开关单元包括第九晶体管,第九晶体管的第一端连接所述第一高电平信号端,第二端连接所述第一节点,控制端连接所述第三控制信号端;所述第六开关单元包括第十晶体管,第十晶体管的第一端连接所述第一低电平信号端,第二端连接所述第二节点,控制端连接所述第四控制信号端。
[0015]
本公开的一种示例性实施例中,所述第七开关单元包括第十一晶体管,第十一晶体管的第一端连接所述第二高电平信号端,第二端连接所述第一节点,控制端连接所述第五控制信号端;所述第八开关单元包括第十二晶体管,第十二晶体管的第一端连接所述第二低电平信号端,第二端连接所述第二节点,控制端连接所述第六控制信号端。
[0016]
本公开的一种示例性实施例中,所述灵敏放大器还包括预充电单元,预充电单元连接所述第一节点、第二节点。
[0017]
根据本公开的一个方面,提供一种灵敏放大器驱动方法,用于驱动上述的灵敏放大器、该方法包括:
[0018]
初始化阶段,控制所述第一控制信号端、所述第二控制信号端输入有效电平信号,控制所述第三控制信号端、第四所述控制信号端、第五控制信号端、第六控制信号端输出无效电平信号,并向第一节点和第二节点进行预充电;
[0019]
噪声消除阶段,控制所述第一控制信号端、所述第五控制信号端、第六控制信号端输出有效电平信号,控制所述第二控制信号端、所述第三控制信号端、第四控制信号端输出无效电平信号;
[0020]
电荷共享阶段,向第一节点和第二节点进行预充电,并控制所述第一控制信号端、所述第二控制信号端、所述第三控制信号端、所述第四控制信号端、所述第五控制信号端、所述第六控制信号端输出无效电平信号,同时向所述位线输入数据信号;
[0021]
第一放大阶段,控制所述第二控制信号端、所述第五控制信号端、第六控制信号端输出有效电平信号,控制所述第一控制信号端、所述第三控制信号端、第四控制信号端输出无效电平信号,以对所述数据信号进行第一次放大处理;
[0022]
第二放大阶段,控制所述第二控制信号端、所述第三控制信号端、第四控制信号端输出有效电平信号,控制所述第一控制信号端、所述第五控制信号端、第六控制信号端输出无效电平信号,以对所述数据信号进行第二次放大处理。
[0023]
根据本公开的一个方面,提供一种存储器,该存储器包括上述的灵敏放大器以及位线、反位线。
[0024]
应当理解的是,以上的一般描述和后文的细节描述仅是示例性和解释性的,并不能限制本公开。

附图说明

[0025]
此处的附图被并入说明书中并构成本说明书的一部分,示出了符合本公开的实施例,并与说明书一起用于解释本公开的原理。显而易见地,下面描述中的附图仅仅是本公开的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
[0026]
图1为相关技术中灵敏放大器的结构示意图;
[0027]
图2为图1中该灵敏放大器输出节点的工作时序图;
[0028]
图3为图1相关技术中该灵敏放大器的另一工作时序图;
[0029]
图4为相关技术中另一种灵敏放大器的结构示意图;
[0030]
图5为图4相关技术中该灵敏放大器输出节点的工作时序图;
[0031]
图6为本公开灵敏放大器一种示例性实施例的结构示意图;
[0032]
图7为本公开灵敏放大器一种示例性实施例中各节点的工作时序图。

具体实施方式

[0033]
现在将参考附图更全面地描述示例实施例。然而,示例实施例能够以多种形式实施,且不应被理解为限于在此阐述的范例;相反,提供这些实施例使得本公开将更加全面和完整,并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构,因而将省略它们的详细描述。
[0034]
虽然本说明书中使用相对性的用语,例如“上”“下”来描述图标的一个组件对于另一组件的相对关系,但是这些术语用于本说明书中仅出于方便,例如根据附图中所述的示例的方向。能理解的是,如果将图标的装置翻转使其上下颠倒,则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语,例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时,有可能是指某结构一体形成于其它结构上,或指某结构“直接”设置在其它结构上,或指某结构通过另一结构“间接”设置在其它结构上。
[0035]
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等;用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
[0036]
如图1所示,为相关技术中灵敏放大器的结构示意图。该灵敏放大器包括锁存器1,其中锁存器1的两个输出端分别与位线BLT和反位线BLB连接。锁存器1的高电平端N1通过晶体管M5与高电平电源端VCORE连接,锁存器1的低电平端N2通过晶体管M6与接地端GND连接。其中,位线BLT上可以连接多个存储单元2,反位线BLB上 可以连接多个存储单元3,且位线BLT上连接有线电容Cb1,反位线BLB上连接有线电容Cb2。该灵敏放大器可以对存储单元2、3中存储的微弱信号进行放大,从而使得存储单元存储的数据可以被正确地写入或者读出。本实施例以读取存储单元2中的高电平信号为例进行说明。如图2所示,为图1中该灵敏放大器各节点的工作时序图,BLT为位线BLT上信号的时序图,BLB为反位线BLB上信号的时序图。该灵敏放大器驱动方法包括三个阶段:预充电阶段t1、电荷共享阶段t2、放大阶段t3。在预充电阶段t1,预充电单元PC分别向位线BLT和反位线BLB、高电平端N1、低电平端N2预充相同的电压,该预充电压可以为高电平电源端VCORE电压的一半。在电荷共享阶段t2,在与存储单元2连接的字线WL1上施加有效电平使得晶体管M7导通,以使存储在电容Cc1内的电荷通过晶体管M7传输到位线BLT上,此时位线BLT上的电压略大于反位线BLB上的电压。在放大阶段t3,在控制信号端SAP、SAN施加有效电平信号以分别导通晶体管M5和M6,以使锁存器1处于工作状态,从而使得位线BLT上的电压放大到高电平电源端VCORE的电压,使得反位线BLB上的电压减小到接地端GND的电压。
[0037]
然而,如图2所示,由于P型M1与N型晶体管M2具有不同的导通能力,P型晶体管M3与N型晶体管M4具有不同的导通能力。例如,当N型晶体管的导通能力比P型晶体管强时,在放大阶段t3开始时,位线BLT、反位线BLB上的电压均存在一下拉阶段,图2中位线信号BLT的下拉形态较为明显。如图3所述,为图1相关技术中该灵敏放大器的另一工作时序图,当N型晶体管M2与P型晶体管M1导通能力差大于N型晶体管M4与P型晶体管M3的导通能力差时,位线BLT在放大阶段t3开始时的下拉值大于反位线BLB在放大阶段t3开始时的下拉值。从而可能导致位线BLT的电压小于反位线BLB的电压,最终导致反位线BLB的电压被放大,位线BLT的电压被减小。应该理解的是,当P型晶体管的导通能力比N型晶体管强时,在放大阶段t3开始时,位线BLT、反位线BLB上的电压均存在一上拉阶段。
[0038]
基于此,相关技术中提出另一种灵敏放大器,如图4所述,为相关技术中另一种灵敏放大器的结构示意图。该灵敏放大器在图1所示的灵敏放大器基础上添加了晶体管M8、M9、M10、M11。如图5所示,为图4相关技术中该灵敏放大器各节点的工作时序图,BLT为位线BLT上信号的时序图,BLB为反位线BLB上信号的时序图。该灵敏放大器驱动方法包括四个阶段:预充电阶段t1、噪声消除阶段t2、电荷共享阶段t3、放大阶段t4。在预充电阶段t1,在控制信号端oc、iso施加有效电平信号,以导通晶体管M8、M9、M10、M11,在控制信号端SAP、SAN施加无效电平信号以关断晶体管M5、M6,同时预充电单元PC对高电平端N1、低电平端N2预充电压,以使位线BLT、反位线BLB、高电平端N1、低电平端N2的电压均为该预充电压,其中,该预充电压可以为高电平电 源端VCORE电压的一半。在噪声消除阶段t2,在控制信号端oc、SAP、SAN施加有效电平信号,以导通晶体管M8、M9、M5、M6,在控制信号端iso施加无效电平信号,以关断晶体管M10、M11。在该阶段,晶体管M1与M2为二极管连接形式,并在高电平电源端VCORE与接地端GND之间形成分压结构,晶体管M3与M4为二极管连接形式,并在高电平电源端VCORE与接地端GND之间形成分压结构,由于M2的导通能力大于M1的导通能力,M4的导通能力大于M3的导通能力,从而使得在噪声消除阶段向位线BLT和反位线BLB写入小于预充电压的电压信号,从而避免了在放大阶段位线BLT和反位线BLB出现电压下拉现象。此处,位线BLT和反位线BLB的压降为h1。应该理解的是,当M1的导通能力大于M2的导通能力,M3的导通能力大于M4的导通能力时,会使得在噪声消除阶段向位线BLT和反位线BLB写入大于预充电压的电压信号,相应的,会避免在放大阶段位线BLT和反位线BLB出现电压上拉现象。在电荷共享阶段t3,在控制信号端oc、iso、SAP、SAN施加无效电平信号以关断晶体管M8、M9、M10、M11、M5、M6,同时在与存储单元2连接的字线WL1施加有效电平,以使存储在电容Cc1内的电荷通过晶体管M7传输到位线BLT上,此时位线BLT上的电压略大于反位线BLB上的电压。在放大阶段t4,在控制信号端SAP、SAN施加有效电平信号以分别导通晶体管M5和M6,同时控制信号端iso输出有效电平信号以导通晶体管M10、M11以使锁存器处于工作状态,从而使得位线BLT上的电压放大到高电平电源端VCORE的电压,使得反位线BLB上的电压减小到接地端GND的电压。
[0039]
然而,相关技术中,在噪声消除阶段t2,向位线BLT和反位线BLB写入的电压信号小于预充电压,其中,该预充电压可以为高电平电源端VCORE电压的一半。从而造成判断存储的逻辑1和逻辑0的阈值有差异,继而造成在读取1和0的时候,噪声容限有差异。
[0040]
基于此,本示例性实施例提供一种灵敏放大器,如图6所示,为本公开灵敏放大器一种示例性实施例的结构示意图,该灵敏放大器包括:第一反相器4、第二反相器5、第一开关单元T1、第二开关单元T2、第三开关单元T3、第四开关单元T4、第五开关单元T5、第六开关单元T6、第七开关单元T7、第八开关单元T8。第一反相器4的高电平端连接第一节点N1,低电平端连接第二节点N2,输入端连接反位线BLB;第二反相器5的高电平端连接第一节点N1,低电平端连接第二节点N2,输入端连接位线BLT;第一开关单元T1连接所述第一反相器4的输入端、输出端以及第一控制信号端oc,用于响应所述第一控制信号端oc的信号以连通所述第一反相器4的输入端和输出端;第二开关单元T2连接所述第二反相器5的输入端、输出端以及第一控制信号端oc,用于响应所述第一控制信号端oc的信号以连通所述第二反相器5的输入端和输出端;第三开关单元 T3连接所述第一反相器4的输出端、所述第二反相器5的输入端以及第二控制信号端iso,用于响应所述第二控制信号端iso的信号以连通所述第一反相器4的输出端和所述第二反相器5的输入端;第四开关单元T4连接所述第二反相器5的输出端、所述第一反相器4的输入端以及第二控制信号端iso,用于响应所述第二控制信号端iso的信号以连通所述第二反相器5的输出端和所述第一反相器4的输入端;第五开关单元T5连接第一高电平信号端VCORE、第三控制信号端SAP1、所述第一节点N1,用于响应所述第三控制信号端SAP1的信号将所述第一高电平信号端VCORE的信号传输到所述第一节点N1;第六开关单元T6连接第一低电平信号端GND、第四控制信号端SAN1、所述第二节点N2,用于响应所述第四控制信号端SAN1的信号将所述第一低电平信号端GND的信号传输到所述第二节点N2;第七开关单元T7连接第二高电平信号端、第五控制信号端SAP2、所述第一节点N1,用于响应所述第五控制信号端SAP2的信号将所述第二高电平信号端VDD的信号传输到所述第一节点N1;第八开关单元T8连接第二低电平信号端、第六控制信号端SAN2、所述第二节点N2,用于响应所述第六控制信号端SAN2的信号将所述第二低电平信号端VSS的信号传输到所述第二节点N2;其中,所述第一高电平信号端VCORE的电平电压大于所述第二高电平信号端VDD的电平电压,所述第一低电平信号端GND的电平电压大于所述第二低电平信号端VSS的电平电压;或,所述第一高电平信号端VCORE的电平电压小于所述第二高电平信号端VDD的电平电压,所述第一低电平信号端GND的电平电压小于所述第二低电平信号端VSS的电平电压。
[0041]
本公开提供一种灵敏放大器,该灵敏放大器设置有两个不同的电源轨GND-VCORE和VSS-VDD,通过控制第五开关单元、第六开关单元、第七开关单元、第八开关单元的开启或关断实现该灵敏放大器在噪声消除阶段工作于电源轨VSS-VDD,在第二放大阶段工作于电源轨GND-VCORE。其中,当反相器中N型晶体管的导通能力大于P型晶体管时,第二高电平信号端VDD的电平电压大于第一高电平信号端VCORE的电平电压,第二低电平信号端VSS的电平大于第一低电平信号端GND的电平;当反相器中N型晶体管的导通能力小于P型晶体管时,第二高电平信号端VDD的电平电压小于第一高电平信号端VCORE的电平电压,第二低电平信号端VSS的电平小于第一低电平信号端GND的电平。从而降低了该灵敏放大器在噪声消除阶段,位线和反位线偏离VCORE/2的电压。进而避免了判断存储逻辑1和逻辑0阈值有差异,继而避免了在读取1和0的时候,噪声容限有差异的问题。
[0042]
本示例性实施例中,如图6所示,所述第一反相器4可以包括:第一P型晶体管T9、第二N型晶体管T10,第一P型晶体管T9的第一端连接所述第一节点N1,控制端连接所述第一反相器4的输入端,第二端连接所述第一反相器4的输出端;第二N型晶体管 的第一端连接所述第二节点N2,控制端连接所述第一反相器4的输入端,第二端连接所述第一反相器4的输出端。
[0043]
本示例性实施例中,如图6所示,所述第二反相器5可以包括:第三P型晶体管T11、第四N型晶体管T12。第三P型晶体管T12的第一端连接所述第一节点N1,控制端连接所述第二反相器5的输入端,第二端连接所述第二反相器5的输出端;第四N型晶体管的第一端连接所述第二节点N2,控制端连接所述第二反相器5的输入端,第二端连接所述第二反相器5的输出端。
[0044]
本示例性实施例中,如图6所示,所述第一开关单元T1可以包括第五晶体管,第五晶体管的第一端连接所述第一反相器4的输入端,第二端连接所述第一反相器4的输出端,控制端连接所述第一控制信号端oc;所述第二开关单元T2可以包括第六晶体管,第六晶体管的第一端连接所述第二反相器5的输入端,第二端连接所述第二反相器5的输出端,控制端连接所述第一控制信号端oc。
[0045]
本示例性实施例中,如图6所示,所述第三开关单元T3可以包括第七晶体管,第七晶体管的第一端连接所述第一反相器4的输出端,第二端连接所述第二反相器5的输入端,控制端连接所述第二控制信号端iso;所述第四开关单元T4可以包括第八晶体管,第八晶体管的第一端连接所述第二反相器5的输出端,第二端连接所述第一反相器4的输入端,控制端连接所述第二控制信号端iso。
[0046]
本示例性实施例中,如图6所示,所述第五开关单元T5可以包括第九晶体管,第九晶体管的第一端连接所述第一高电平信号端,第二端连接所述第一节点N1,控制端连接所述第三控制信号端SAP1;所述第六开关单元T6可以包括第十晶体管,第十晶体管的第一端连接所述第一低电平信号端,第二端连接所述第二节点N2,控制端连接所述第四控制信号端SAN1。
[0047]
本示例性实施例中,如图6所示,所述第七开关单元T7可以包括第十一晶体管,第十一晶体管的第一端连接所述第二高电平信号端VDD,第二端连接所述第一节点N1,控制端连接所述第五控制信号端SAP2;所述第八开关单元T8可以包括第十二晶体管,第十二晶体管的第一端连接所述第二低电平信号端VSS,第二端连接所述第二节点N2,控制端连接所述第六控制信号端SAN2。
[0048]
本示例性实施例中,第一开关单元到第八开关单元可以为N型晶体管也可以为P型晶体管,本示例性实施例以N型晶体管为例进行说明。
[0049]
本示例性实施例中,如图6所示,所述灵敏放大器还可以包括预充电单元PC,预充电单元连接所述第一节点N1、第二节点N2。
[0050]
本示例性实施例还提供一种灵敏放大器驱动方法,用于驱动上述的灵敏放大器,如 图7所示,为本公开灵敏放大器一种示例性实施例中各节点的驱动时序图,该驱动方法包括:预充电阶段t1、噪声消除阶段t2、电荷共享阶段t3、第一放大阶段t4、第二放大阶段t5。
[0051]
本示例性实施例以反相器中N型晶体管的导通能力大于P型晶体管的导通能力为例进行说明。相应的,第二高电平信号端VDD的电平电压大于第一高电平信号端VCORE的电平电压,第二低电平信号端VSS的电平电压大于第一低电平信号端GND的电平电压。应该理解的是,当反相器中N型晶体管的导通能力小于P型晶体管时,第二高电平信号端VDD的电平电压小于第一高电平信号端VCORE的电平电压,第二低电平信号端VSS的电平电压小于第一低电平信号端GND的电平电压。例如,本示例性实施例中,第一高电平信号端VCORE的电压可以为1V,第一低电平信号端GND的电压为0V,第二高电平信号端VDD的电压为1.2V,第二低电平信号端VSS的电压为0.2V。
[0052]
在初始化阶段,在所述第一控制信号端oc、所述第二控制信号端iso施加有效电平信号,在所述第三控制信号端SAP1、第四所述控制信号端SAN1、第五控制信号端SAP2、第六控制信号端SAN2施加无效电平信号,并对第一节点和第二节点进行预充电,以使第一节点N1、第二节点N2、位线BLT、反位线BLB上的电压均为预充电电压。其中,该预充电电压可以为第一高电平信号端VCORE电压的一半,即0.5V。
[0053]
噪声消除阶段,在所述第一控制信号端oc、所述第五控制信号端SAP2、第六控制信号端SAN2施加有效电平信号,在所述第二控制信号端iso、所述第三控制信号端SAP1、第四控制信号端SAN1施加无效电平信号。在该阶段,晶体管T9与T10形成位于第二高电平信号端VDD与第二低电平信号端VSS之间的二极管分压结构,晶体管T11与T12形成位于第二高电平信号端VDD与第二低电平信号端VSS之间的二极管分压结构,由于T10的导通能力大于T9的导通能力,T12的导通能力大于T11的导通能力,从而使得位线BLT和反位线BLB依然存在压降h2,但是由于第二高电平信号端VDD的电平大于第一高电平信号端VCORE的电平,第二低电平信号端VSS的电平大于第一低电平信号端GND的电平。压降h2小于图5中的压降h1,从而使得位线BLT和反位线BLB上的电压更接近VCORE电压的一半,即0.5V。
[0054]
本示例性实施例中,如图7所示,晶体管T9与T10的导通能力差可以与晶体管T11与T12的导通能力差相同,从而在噪声消除阶段,位线BLT和反位线BLB上的电压同步减小。应该理解的是,在其他示例性实施例中,当晶体管T9与T10的导通能力差可以与晶体管T11与T12的导通能力差不相同时,相应的,位线BLT和反位线BLB上的电压变化不同步,且其电压变化值也不同。
[0055]
电荷共享阶段,向第一节点和第二节点输入预充电压,该预充电压可以为第一高电 平信号端VCORE电压的一半。并控制所述第一控制信号端oc、所述第二控制信号端iso、所述第三控制信号端SAP1、所述第四控制信号端SAN1、所述第五控制信号端SAP2、所述第六控制信号端SAN2输出无效电平信号,同时向位线输入数据信号。该数据信号可以为位于存储单元中的高电平数据信号。例如,可以控制与存储单元2连接的字线WL1输出有效电平,以使存储在电容Cc1内的电荷通过晶体管传输到位线BLT上,此时位线BLT上的电压略大于反位线BLB上的电压。应该理解的是,该数据信号也可以为位于存储单元中的低电平数据信号,相应的,位线BLT上的电压略小于反位线BLB上的电压。
[0056]
第一放大阶段,在所述第二控制信号端、所述第五控制信号端、第六控制信号端施加有效电平信号,在所述第一控制信号端、所述第三控制信号端、第四控制信号端施加无效电平信号,以使第一反相器和第二反相器形成的锁存器并工作于第二高电平信号端VDD与第二低电平信号端VSS之间,以对所述数据信号进行第一次放大处理。最终使得位线BLT上的电压放大到第二高电平信号端VDD的电压,使得反位线BLB上的电压减小到第二低电平信号端VSS的电压。
[0057]
第二放大阶段,在所述第二控制信号端、所述第三控制信号端、第四控制信号端施加有效电平信号,在所述第一控制信号端、所述第五控制信号端、第六控制信号端施加无效电平信号,以使第一反相器和第二反相器形成的锁存器工作于第一高电平信号端VCORE与第一低电平信号端GND之间,以对所述数据信号进行第二次放大处理。最终使得位线BLT上的电压放大到第一高电平信号端VCORE的电压,使得反位线BLB上的电压减小到第一低电平信号端GND的电压。
[0058]
该驱动方法中,在噪声消除阶段,该灵敏放大器工作于第二高电平信号端VDD与第二低电平信号端VSS之间。且由于所述第一高电平信号端VCORE的电平电压小于所述第二高电平信号端VDD的电平电压,所述第一低电平信号端GND的电平电压小于所述第二低电平信号端VSS的电平电压。从而使得位线BLT和反位线BLB上的电压相较于相关技术更接近于VCORE/2。进而避免了判断存储逻辑1和逻辑0阈值有差异,继而避免了在读取1和0的时候,噪声容限有差异。
[0059]
其中,向第一节点和第二节点输入预充电压的操作可以通过预充电单元PC实现。图7中PC表示预充电单元PC的信号时序图。
[0060]
本示例性实施例还提供一种存储器,该存储器包括上述的灵敏放大器。
[0061]
本领域技术人员在考虑说明书及实践这里公开的公开后,将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化,这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识 或惯用技术手段。说明书和实施例仅被视为示例性的,本公开的真正范围和精神由权利要求指出。
[0062]
应当理解的是,本公开并不局限于上面已经描述并在附图中示出的精确结构,并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

权利要求书

[权利要求 1]
一种灵敏放大器,其中,包括: 第一反相器,高电平端连接第一节点,低电平端连接第二节点,输入端连接反位线; 第二反相器,高电平端连接第一节点,低电平端连接第二节点,输入端连接位线; 第一开关单元,连接所述第一反相器的输入端、输出端以及第一控制信号端,用于响应所述第一控制信号端的信号以连通所述第一反相器的输入端和输出端; 第二开关单元,连接所述第二反相器的输入端、输出端以及第一控制信号端,用于响应所述第一控制信号端的信号以连通所述第二反相器的输入端和输出端; 第三开关单元,连接所述第一反相器的输出端、所述第二反相器的输入端以及第二控制信号端,用于响应所述第二控制信号端的信号以连通所述第一反相器的输出端和所述第二反相器的输入端; 第四开关单元,连接所述第二反相器的输出端、所述第一反相器的输入端以及第二控制信号端,用于响应所述第二控制信号端的信号以连通所述第二反相器的输出端和所述第一反相器的输入端; 第五开关单元,连接第一高电平信号端、第三控制信号端、所述第一节点,用于响应所述第三控制信号端的信号将所述第一高电平信号端的信号传输到所述第一节点; 第六开关单元,连接第一低电平信号端、第四控制信号端、所述第二节点,用于响应所述第四控制信号端的信号将所述第一低电平信号端的信号传输到所述第二节点; 第七开关单元,连接第二高电平信号端、第五控制信号端、所述第一节点,用于响应所述第五控制信号端的信号将所述第二高电平信号端的信号传输到所述第一节点; 第八开关单元,连接第二低电平信号端、第六控制信号端、所述第二节点,用于响应所述第六控制信号端的信号将所述第二低电平信号端的信号传输到所述第二节点; 其中,所述第一高电平信号的电平电压大于所述第二高电平信号端的电平电压,所述第一低电平信号端的电平电压大于所述第二低电平信号端的电平电压;或 所述第一高电平信号的电平电压小于所述第二高电平信号端的电平电压,所 述第一低电平信号端的电平电压小于所述第二低电平信号端的电平电压。
[权利要求 2]
根据权利要求1所述的灵敏放大器,其中,所述第一反相器包括: 第一P型晶体管,第一端连接所述第一节点,控制端连接所述第一反相器的输入端,第二端连接所述第一反相器的输出端; 第二N型晶体管,第一端连接所述第二节点,控制端连接所述第一反相器的输入端,第二端连接所述第一反相器的输出端。
[权利要求 3]
根据权利要求1所述的灵敏放大器,其中,所述第二反相器包括: 第三P型晶体管,第一端连接所述第一节点,控制端连接所述第二反相器的输入端,第二端连接所述第二反相器的输出端; 第四N型晶体管,第一端连接所述第二节点,控制端连接所述第二反相器的输入端,第二端连接所述第二反相器的输出端。
[权利要求 4]
根据权利要求1所述的灵敏放大器,其中, 所述第一开关单元包括: 第五晶体管,第一端连接所述第一反相器的输入端,第二端连接所述第一反相器的输出端,控制端连接所述第一控制信号端; 所述第二开关单元包括: 第六晶体管,第一端连接所述第二反相器的输入端,第二端连接所述第二反相器的输出端,控制端连接所述第一控制信号端。
[权利要求 5]
根据权利要求1所述的灵敏放大器,其中, 所述第三开关单元包括: 第三开关晶体管,第一端连接所述第一反相器的输出端,第二端连接所述第二反相器的输入端,控制端连接所述第二控制信号端; 所述第四开关单元包括: 第八晶体管,第一端连接所述第二反相器的输出端,第二端连接所述第一反相器的输入端,控制端连接所述第二控制信号端。
[权利要求 6]
根据权利要求1所述的灵敏放大器,其中, 所述第五开关单元包括: 第九晶体管,第一端连接所述第一高电平信号端,第二端连接所述第一节点,控制端连接所述第三控制信号端; 所述第六开关单元包括: 第十晶体管,第一端连接所述第一低电平信号端,第二端连接所述第二节点,控制端连接所述第四控制信号端。
[权利要求 7]
根据权利要求1所述的灵敏放大器,其中, 所述第七开关单元包括: 第十一晶体管,第一端连接所述第二高电平信号端,第二端连接所述第一节点,控制端连接所述第五控制信号端; 所述第八开关单元包括: 第十二晶体管,第一端连接所述第二低电平信号端,第二端连接所述第二节点,控制端连接所述第六控制信号端。
[权利要求 8]
根据权利要求1所述的灵敏放大器,其中,所述灵敏放大器还包括: 预充电单元,用于将第一节点和第二节点充电至相同的电位。
[权利要求 9]
一种灵敏放大器驱动方法,用于驱动权利要求1-8任一项所述的灵敏放大器、其中,包括: 初始化阶段,控制所述第一控制信号端、所述第二控制信号端输入有效电平信号,控制所述第三控制信号端、第四所述控制信号端、第五控制信号端、第六控制信号端输出无效电平信号,并向第一节点和第二节点进行预充电; 噪声消除阶段,控制所述第一控制信号端、所述第五控制信号端、第六控制信号端输出有效电平信号,控制所述第二控制信号端、所述第三控制信号端、第四控制信号端输出无效电平信号; 电荷共享阶段,向第一节点和第二节点进行预充电,并控制所述第一控制信号端、所述第二控制信号端、所述第三控制信号端、所述第四控制信号端、所述第五控制信号端、所述第六控制信号端输出无效电平信号,同时向所述位线输入数据信号; 第一放大阶段,控制所述第二控制信号端、所述第五控制信号端、第六控制信号端输出有效电平信号,控制所述第一控制信号端、所述第三控制信号端、第四控制信号端输出无效电平信号,以对所述数据信号进行第一次放大处理; 第二放大阶段,控制所述第二控制信号端、所述第三控制信号端、第四控制信号端输出有效电平信号,控制所述第一控制信号端、所述第五控制信号端、第六控制信号端输出无效电平信号,以对所述数据信号进行第二次放大处理。
[权利要求 10]
一种存储器,其中,包括权利要求1-8任一项所述的灵敏放大器。

附图

[ 图 1]  
[ 图 2]  
[ 图 3]  
[ 图 4]  
[ 图 5]  
[ 图 6]  
[ 图 7]