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1. WO2021059074 - DISPOSITIF DE MÉMOIRE

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明 細 書

発明の名称

技術分野

0001   0002   0003  

背景技術

0004   0005  

先行技術文献

特許文献

0006  

非特許文献

0007  

発明の概要

発明が解決しようとする課題

0008   0009   0010   0011  

課題を解決するための手段

0012   0013   0014   0015   0016   0017  

発明の効果

0018   0019  

図面の簡単な説明

0020  

発明を実施するための形態

0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180   0181   0182   0183   0184   0185   0186   0187   0188   0189   0190   0191   0192   0193   0194   0195   0196   0197   0198   0199   0200   0201   0202   0203   0204   0205   0206   0207   0208   0209   0210   0211   0212   0213   0214   0215   0216   0217   0218   0219   0220   0221   0222   0223   0224   0225   0226   0227   0228   0229   0230   0231   0232   0233   0234   0235   0236   0237   0238   0239   0240   0241   0242   0243   0244   0245   0246   0247   0248   0249   0250   0251   0252   0253   0254   0255   0256   0257   0258   0259   0260   0261   0262   0263   0264   0265   0266   0267   0268   0269   0270   0271   0272   0273   0274   0275   0276   0277   0278   0279   0280   0281   0282   0283   0284   0285   0286   0287   0288   0289   0290   0291   0292   0293   0294   0295   0296   0297   0298   0299   0300   0301   0302   0303   0304   0305   0306   0307   0308   0309   0310   0311   0312   0313   0314   0315   0316  

符号の説明

0317  

請求の範囲

1   2   3   4   5   6  

図面

1   2   3   4   5A   5B   6A   6B   7A   7B   8A   8B   8C   9A   9B   9C   10A   10B   10C   11A   11B   11C   12A   12B   12C   13A   13B   13C   14A   14B   14C   15A   15B   15C   16A   16B   16C   17A   17B   18A   18B   19A   19B   19C   20A   20B   20C   21A   21B   21C   22A   22B   22C   23A   23B   23C   24A   24B   24C   25A   25B   25C   26A   26B   26C   27A   27B   27C   28A   28B   28C   29   30   31   32A   32B   33A   33B   34A   34B   35A   35B   36A   36B   37   38A   38B   39A   39B   40A   40B   41   42A   42B   42C   43A   43B   44   45   46A   46B   47A   47B   47C   47D   47E   48A   48B   48C   48D   48E   48F   48G  

明 細 書

発明の名称 : 記憶装置

技術分野

[0001]
 本発明の一態様は、記憶装置に関する。
[0002]
 なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。
[0003]
 なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタやダイオードなどの半導体素子や、半導体素子を含む回路は半導体装置である。また、表示装置、発光装置、照明装置、電気光学装置、記憶装置、撮像装置、通信装置および電子機器などは、半導体素子や半導体回路を含む場合がある。また、表示装置、発光装置、照明装置、電気光学装置、記憶装置、撮像装置、通信装置および電子機器なども、半導体装置と呼ばれる場合がある。

背景技術

[0004]
 近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である(特許文献1、特許文献2参照)。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。特許文献3および特許文献4では、酸化物半導体を用いた記憶装置が開示されている。特許文献5では、電荷格納層として酸化物半導体を用いた半導体メモリが開示されている。
[0005]
 また、非特許文献1では、結晶性酸化物半導体として、CAAC−IGZOが開示されている。また、非特許文献1では、CAAC−IGZOの成長メカニズムなども開示されている。

先行技術文献

特許文献

[0006]
特許文献1 : 米国特許公開2011/0065270A1公報
特許文献2 : 米国特許第9634097B2公報
特許文献3 : 特開2018−207038号公報
特許文献4 : 特開2019−8862号公報
特許文献5 : 特開2018−157205号公報

非特許文献

[0007]
非特許文献1 : Noboru Kimizuka and Shunpei Yamazaki、「PHYSICS AND TECHNOLOGY OF CRYSTALLINE OXIDE SEMICONDUCTOR CAAC−IGZO」 FUNDAMENTALS(米国)、Wiley−SID Series in Display Technology、2017、p.94−97

発明の概要

発明が解決しようとする課題

[0008]
 特許文献1、および特許文献2においては、記憶素子(メモリセルともいう)が複数積層しており、これらが直列に接続することで、三次元構造のメモリセルアレイ(メモリストリングともいう)を構成している。
[0009]
 特許文献1においては、柱状に設けられた半導体が、電荷蓄積層を有する絶縁体と接している。特許文献2においては、柱状に設けられた半導体が、トンネル誘電体として機能する絶縁体と接している。特許文献1および特許文献2ともに、メモリセルへの情報の書き込みは、絶縁体を介して電荷の引き抜きおよび注入によって行われる。この場合、半導体と絶縁体が接する界面に、トラップセンターが形成される場合がある。トラップセンターは、電子を捕獲し、トランジスタのしきい値電圧を変動させる場合がある。よって、記憶装置の信頼性に悪影響を及ぼす恐れがある。
[0010]
 本発明の一態様は、信頼性の高い記憶装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量の大きい記憶装置を提供することを課題の一とする。または、本発明の一態様は、占有面積が小さい記憶装置を提供することを課題の一とする。または、本発明の一態様は、製造コストの低い記憶装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、製造コストの低い半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
[0011]
 なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

[0012]
 本発明の一態様は、第1導電体と、第2導電体と、第3導電体と、第4導電体と、第1絶縁体と、第2絶縁体と、第3絶縁体と、第4絶縁体と、第1半導体と、第2半導体と、を有し、第1導電体は第1方向に延在し、第1導電体の第1方向に延在する側面において、第1絶縁体は第1導電体に隣接して設けられ、第1半導体は第1絶縁体に隣接して設けられ、第2絶縁体は第1半導体に隣接して設けられ、第2半導体は第2絶縁体に隣接して設けられ、第3絶縁体は第2半導体に隣接して設けられ、第1方向において、第1トランジスタが設けられる第1領域と、第2トランジスタが設けられる第2領域と、が積層して設けられ、第1領域において、第2導電体が第3絶縁体と隣接して設けられ、第2導電体は、第1トランジスタのゲートとして機能し、第4絶縁体が、第2半導体と第2絶縁体との間に隣接して設けられ、第2領域において、第3導電体が第3絶縁体と隣接して設けられ、第3導電体は、第2トランジスタのコントロールゲートとして機能し、第2半導体は、第2トランジスタのフローティングゲートとして機能し、第1トランジスタのソースおよびドレインの一方は、第2トランジスタのフローティングゲートと電気的に接続している記憶装置である。
[0013]
 本発明の一態様において、第1領域は、第1絶縁体、第1半導体、第2絶縁体、第4絶縁体、第2半導体、第3絶縁体、第2半導体、および第3絶縁体が同心円状に設けられている記憶装置が好ましい。
[0014]
 本発明の一態様において、第2領域は、第1絶縁体、第1半導体、第2絶縁体、第2半導体、第3絶縁体、第2半導体、および第3絶縁体が同心円状に設けられている記憶装置が好ましい。
[0015]
 本発明の一態様において、第2半導体が酸化物半導体である記憶装置が好ましい。
[0016]
 本発明の一態様において、第1半導体が酸化物半導体である記憶装置が好ましい。
[0017]
 本発明の一態様において、ゲートに与える第1トランジスタを非導通状態とするための第1電位は、コントロールゲートに与える第2トランジスタを非導通状態とする第2電位よりも小さい電位である記憶装置が好ましい。

発明の効果

[0018]
 本発明の一態様により、信頼性の高い記憶装置を提供することができる。また、本発明の一態様により、記憶容量の大きい記憶装置を提供することができる。本発明の一態様により、占有面積が小さい記憶装置を提供することができる。また、本発明の一態様により、製造コストの低い記憶装置を提供することができる。また、本発明の一態様により、信頼性の高い半導体装置を提供することができる。また、本発明の一態様により、製造コストの低い半導体装置を提供することができる。また、本発明の一態様により、新規な半導体装置を提供することができる。
[0019]
 なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

図面の簡単な説明

[0020]
図1は、記憶装置の斜視図である。
図2は、記憶装置の断面図である。
図3は、メモリストリングの断面図である。
図4は、メモリストリングの断面図である。
図5Aおよび図5Bは、メモリストリングの断面図である。
図6Aは、記憶素子の断面図である。図6Bは、記憶素子の斜視断面図である。
図7Aおよび図7Bは、メモリストリングの断面図である。
図8AはIGZOの結晶構造の分類を説明する図である。図8BはCAAC−IGZO膜のXRDスペクトルを説明する図である。図8CはCAAC−IGZO膜の極微電子線回折パターンを説明する図である。
図9A乃至図9Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図10A乃至図10Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図11A乃至図11Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図12A乃至図12Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図13A乃至図13Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図14A乃至図14Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図15A乃至図15Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図16A乃至図16Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図17Aおよび図17Bは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図18Aおよび図18Bは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図19A乃至図19Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図20A乃至図20Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図21A乃至図21Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図22A乃至図22Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図23A乃至図23Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図24A乃至図24Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図25A乃至図25Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図26A乃至図26Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図27A乃至図27Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図28A乃至図28Cは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図29は、メモリストリングの回路構成例を説明する図である。
図30は、メモリストリングの回路構成例を説明する図である。
図31は、メモリストリングの書き込み動作例を説明するタイミングチャートである。
図32Aおよび図32Bは、メモリストリングの書き込み動作例を説明する回路図である。
図33Aおよび図33Bは、メモリストリングの書き込み動作例を説明する回路図である。
図34Aおよび図34Bは、メモリストリングの書き込み動作例を説明する回路図である。
図35Aおよび図35Bは、メモリストリングの書き込み動作例を説明する回路図である。
図36Aおよび図36Bは、メモリストリングの書き込み動作例を説明する回路図である。
図37は、メモリストリングの断面図である。
図38Aおよび図38Bは、メモリストリングの読み出し動作例を説明するタイミングチャートである。
図39Aおよび図39Bは、メモリストリングの読み出し動作例を説明する回路図である。
図40Aおよび図40Bは、トランジスタのId−Vg特性を説明する図である。
図41は、半導体装置の構成例を説明するブロック図である。
図42A乃至図42Cは、半導体装置の構成例を説明する斜視図である。
図43Aおよび図43Bは、読み書き回路の構成例を説明する斜視図である。
図44は、読み書き回路の構成例を説明する図である。
図45は、本発明の一態様に係る半導体装置を説明する断面図である。
図46Aは、半導体装置の模式図である。図46Bは、半導体装置の斜視図である。
図47A乃至図47Eは、記憶装置の一例を説明するための図である。
図48A乃至図48Gは、電子機器の一例を説明するための図である。

発明を実施するための形態

[0021]
 実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その説明の繰り返しは省略する。
[0022]
 また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため図に反映しないことがある。
[0023]
 また、図面などにおいて、説明を理解しやすくするために、一部の構成要素の記載を省略する場合がある。
[0024]
 また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
[0025]
 また、本明細書等において、電気回路における「端子」とは、電流の入力または出力、電圧の入力または出力、もしくは、信号の受信または送信が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
[0026]
 なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層A上の電極B」の表現であれば、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶縁層Aと電極Bとの間に他の構成要素を含むものを除外しない。
[0027]
 また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
[0028]
 また、本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
[0029]
 また、本明細書などにおいて、「平行」とは、例えば、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」および「直交」とは、例えば、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。
[0030]
 なお、本明細書などにおいて、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス20%の誤差を含むものとする。
[0031]
 また、電圧は、ある電位と、基準の電位(例えば接地電位またはソース電位)との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。
[0032]
 なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。
[0033]
 また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。
[0034]
 なお、本明細書等における「第1」、「第2」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
[0035]
 なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態(「導通状態」ともいう。)をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態(「非導通状態」ともいう。)をいう。
[0036]
 また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
[0037]
 また、本明細書等において、高電源電位VDD(以下、単に「VDD」、「H電位」、または「H」ともいう)とは、低電源電位VSS(以下、単に「VSS」、「L電位」、または「L」ともいう)よりも高い電位の電源電位を示す。また、VSSとは、VDDよりも低い電位の電源電位を示す。また、接地電位(以下、単に「GND」、または「GND電位」ともいう)をVDDまたはVSSとして用いることもできる。例えばVDDが接地電位の場合には、VSSは接地電位より低い電位であり、VSSが接地電位の場合には、VDDは接地電位より高い電位である。
[0038]
 また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型(ノーマリーオフ型)のnチャネル型電界効果トランジスタとする。よって、そのしきい値電圧(「Vth」ともいう。)は、0Vより大きいものとする。また、明示されている場合を除き、「トランジスタのゲートにH電位を供給する。」とは、「トランジスタをオン状態にする。」と同義の場合がある。また、明示されている場合を除き、「トランジスタのゲートにL電位を供給する。」とは、「トランジスタをオフ状態にする。」と同義の場合がある。
[0039]
 また、本明細書等において、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
[0040]
 また、本明細書等において、ソースとは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
[0041]
 また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
[0042]
 また、図面などにおいて、配線および電極などの電位をわかりやすくするため、配線および電極などに隣接してH電位を示す“H”、またはL電位を示す“L”を付記する場合がある。また、電位変化が生じた配線および電極などには、“H”または“L”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
[0043]
 また、一般に、「容量」は、2つの電極が絶縁体(誘電体)を介して向かい合う構成を有する。本明細書等において、「容量素子」とは、前述の「容量」である場合が含まれる。すなわち、本明細書等において、「容量素子」とは、2つの電極が絶縁体を介して向かい合う構成を有したもの、2本の配線が絶縁体を介して向かい合う構成を有したもの、または、2本の配線が絶縁体を介して配置されたもの、である場合が含まれる。
[0044]
 また、本明細書等において、複数の要素に同じ符号を用いる場合、特にそれらを区別する必要があるときは、符号に、「_1」、「_2」、「[n]」、「[m,n]」等、識別用の符号を付して記載する場合がある。例えば、2番目の配線GLを、配線GL[2]と記載する場合がある。
[0045]
(実施の形態1)
 図1に、本発明の一態様に係る記憶装置100の斜視図を示す。記憶装置100は、三次元積層構造を有する記憶装置である。図2は、図1に一点鎖線で示した部位A1−A2における各配線と導電体との接続部の断面図である。なお、図1などにおいて、X方向、Y方向、およびZ方向を示す矢印を付す場合がある。X方向、Y方向、およびZ方向は、それぞれが互いに直交する方向である。本明細書などでは、X方向、Y方向、またはZ方向の1つを「第1方向」または「第1の方向」と呼ぶ場合がある。また、他の1つを「第2方向」または「第2の方向」と呼ぶ場合がある。また、残りの1つを「第3方向」または「第3の方向」と呼ぶ場合がある。
[0046]
 図2は、X−Z平面の断面を示している。なお、前述した通り、説明をわかりやすくするため図1および図2などでは、構成要素の一部を省略している場合がある。
[0047]
<記憶装置の構成例>
 本発明の一態様に係る記憶装置100は、メモリセルアレイ110を有する。メモリセルアレイ110は複数のメモリストリング120を有する。メモリストリング120はZ方向に延在し、XY平面上でマトリクス状に配置されている。
[0048]
 図3に、本発明の一態様に係るメモリストリング120の断面構成例を示す。メモリストリング120は複数の記憶素子MC(「メモリセル」ともいう。)が直列に接続された構成を有する。本実施の形態では、記憶素子MCが5つ直列に接続する場合を示しているが、メモリストリング120が備える記憶素子MCの数は5に限定されるものではない。メモリストリング120が備える記憶素子MCの数をnとすると、nは2以上の整数であればよい。
[0049]
 また、メモリストリング120は、複数の導電体WWLと、複数の導電体RWLと、導電体RPと、導電体WPと、を有する。複数の導電体WWLと複数の導電体RWLは、絶縁体123を介して交互に積層して設けられている。導電体WPおよび導電体RPは、複数の導電体WWLおよび複数の導電体RWLよりも下層に設けられている。
[0050]
 図3では、5つの記憶素子MCを記憶素子MC[1]乃至記憶素子MC[5]と示している。なお、記憶素子MC[1]乃至記憶素子MC[5]に共通の事柄を説明する場合は単に「記憶素子MC」と示す。導電体WWL、導電体RWL、および絶縁体123などの他の構成要素も同様である。
[0051]
 導電体WWL、導電体RWL、導電体RP、および導電体WPは、メモリセルアレイ110を越えて延在している。また、導電体WWLおよび導電体RWLは、メモリセルアレイ110の外側で、階段状に積層している(図1および図2参照。)。
[0052]
 図3に一点鎖線で示した部位B1−B2をZ方向から見た断面を図5Aに示す。図3に一点鎖線で示した部位C1−C2をZ方向から見た断面を図5Bに示す。図3に二点鎖線で示した領域105の拡大図を図6Aに示す。図6Aは、記憶素子MCの断面図に相当する。
[0053]
 メモリストリング120は、基体121上に導電体RPを有する。基体121としては、例えば絶縁体を用いればよい。また、導電体RP上に絶縁体123[1]、導電体WP、絶縁体123[2]、導電体WWL[1]、絶縁体123[3]、導電体RWL[1]、絶縁体123[4]、導電体WWL[2]、絶縁体123[5]、導電体RWL[2]、絶縁体123[6]、導電体WWL[3]、絶縁体123[7]、導電体RWL[3]、絶縁体123[8]、導電体WWL[4]、絶縁体123[9]、導電体RWL[4]、絶縁体123[10]、導電体WWL[5]、絶縁体123[11]、導電体RWL[5]、および絶縁体122を有する(図3参照)。
[0054]
 また、メモリストリング120は、絶縁体123[1]、導電体WP、絶縁体123[2]、導電体WWL[1]、絶縁体123[3]、導電体RWL[1]、絶縁体123[4]、導電体WWL[2]、絶縁体123[5]、導電体RWL[2]、絶縁体123[6]、導電体WWL[3]、絶縁体123[7]、導電体RWL[3]、絶縁体123[8]、導電体WWL[4]、絶縁体123[9]、導電体RWL[4]、絶縁体123[10]、導電体WWL[5]、絶縁体123[11]、導電体RWL[5]、および絶縁体122の、それぞれの一部を除去した開口141(図4参照)を有する。開口141を認識しやすくするため、図4では開口141内に設けられる構成要素を破線で示している。
[0055]
 開口141はZ方向に延在し、導電体RPに達する。また、開口141において、導電体WWLと重なる領域142の径は、導電体RWLと重なる領域143の径よりも大きい。よって、開口141の側面は凹凸形状を有する。
[0056]
 また、開口141の側面に沿って、絶縁体124、および半導体125が設けられている。半導体125は絶縁体124を介して開口141の側面と重なる領域を有する。
[0057]
 また、メモリストリング120は、Z方向に延在する導電体130を有する。導電体130は開口141の中心もしくは中心付近に設けられている。また、導電体130の開口141の側面と重なる領域に絶縁体129、半導体127、および絶縁体126が設けられている。半導体127は、絶縁体129を介して、導電体130の側面と重なる領域を有する。絶縁体126は、絶縁体129、および半導体127を介して、導電体130の側面と重なる領域を有する。また、開口141の底部(導電体RP近傍)において、半導体127は導電体RPと電気的に接続する領域を有する。また、開口141の底部(導電体WP近傍)において、半導体125は導電体WPと電気的に接続する領域を有する。また、開口141の底部において、導電体130は、絶縁体129、および半導体127を介して導電体RPと重なる領域を有する。また、導電体WWLおよび絶縁体123と重なる領域において、半導体125と絶縁体126の間に絶縁体128が設けられている。
[0058]
 導電体RWLと導電体130との間には、導電体RWL側から、絶縁体124、半導体125、絶縁体126、半導体127、絶縁体129が順に設けられる(図5A参照)。導電体WWLと導電体130との間には、導電体WWL側から、絶縁体124、半導体125、絶縁体128、絶縁体126、半導体127、および絶縁体129が順に設けられる(図5B参照)。
[0059]
 記憶素子MCは、トランジスタWTrとトランジスタRTrを有する(図6A参照)。絶縁体128、導電体WWL、および導電体130が重なる領域がトランジスタWTrとして機能する。導電体WWLがトランジスタWTrのゲート電極として機能する。また、半導体125の一部が、トランジスタWTrのチャネルが形成される半導体層として機能する。トランジスタWTrのチャネルが形成される半導体層は、絶縁体124の一部を介してゲート電極(導電体WWL)と重なる。なお、本実施の形態などでは、導電体WWLの一部がゲート電極として機能する例を示しているが、ゲート電極および導電体WWLをそれぞれ独立して設け、両者を電気的に接続してもよい。
[0060]
 絶縁体128、導電体RWL、および導電体130が重なる領域がトランジスタRTrとして機能する。導電体RWLがトランジスタRTrのコントロールゲート電極として機能する。また、導電体130がトランジスタRTrのバックゲート電極として機能する。半導体125の一部が、トランジスタRTrのフローティング電極として機能する。フローティング電極は、電荷を保持する機能を有する。半導体127の一部が、トランジスタRTrのチャネルが形成される半導体層として機能する。トランジスタRTrのチャネルが形成される半導体層は、絶縁体126、半導体125、および絶縁体124それぞれの一部を介してゲート電極(導電体RWL)と重なる。トランジスタRTrのチャネルが形成される半導体層は、絶縁体129の一部を介してバックゲート電極(導電体130)と重なる。なお、本実施の形態などでは、導電体RWLの一部がバックゲート電極として機能する例を示しているが、バックゲート電極および導電体RWLをそれぞれ独立して設け、両者を電気的に接続してもよい。
[0061]
 ここで、バックゲートについて説明しておく。ゲート(あるいはコントロールゲート、フローティングゲート)とバックゲートは、半導体層のチャネル形成領域を介して重なるように配置される。また、バックゲートの電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。ゲート(あるいはコントロールゲート、フローティングゲート)とバックゲートのそれぞれに対し、「第1乃至第3ゲート」と序数を付して説明する場合がある。
[0062]
 ゲート(あるいはコントロールゲート、フローティングゲート)とバックゲートは、導電層または抵抗率が小さい半導体層などで形成されるため、トランジスタの外部で生じる電場が、チャネルが形成される半導体層に作用しないようにする機能(特に静電気に対する静電遮蔽機能)を有する。すなわち、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。
[0063]
 また、バックゲートの電位を制御することで、トランジスタのしきい値電圧を制御することができる。バックゲートの電位は、ゲートと同じ電位にしてもよく、接地電位(GND電位)や任意の電位としてもよい。
[0064]
 トランジスタWTrおよびトランジスタRTrのチャネルが形成される半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。
[0065]
 なお、トランジスタに用いる半導体層は積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
[0066]
 トランジスタWTrおよびトランジスタRTrに用いられる半導体層は、金属酸化物を有する酸化物半導体であることが好ましい。金属酸化物を半導体層に用いたトランジスタは、アモルファスシリコンを半導体層に用いたトランジスタと比べ、高い電界効果移動度が得られる。また、多結晶シリコンを半導体層に用いたトランジスタでは、半導体層に結晶粒界が生じる恐れがある。結晶粒界では、キャリアが捕獲され、トランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。一方、詳細は後述するが、酸化物半導体では、結晶粒界を持たない結晶構造を実現することができる。このような酸化物半導体を半導体層に用いることは、高いオン電流および電界効果移動度など、良好な電気特性を有するトランジスタが実現できるため、好適である。また、酸化物半導体、特に結晶性の酸化物半導体であるCAAC−IGZOにおいては、被形成面に垂直な方向にc軸が配向する、数nm(例えば、1~3nm)のナノクラスター同士が連結した特徴的な配列を持つ。そのため、Z方向に延在した開口内においても、明確な結晶粒界が確認されない結晶構造を形成することが可能となる。
[0067]
 特に、トランジスタWTrは、チャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ(「OSトランジスタ」ともいう。)であることが好ましい。酸化物半導体はバンドギャップが2eV以上であるため、オフ電流が著しく少ない。トランジスタWTrにOSトランジスタを用いると、トランジスタRTrのフローティングゲート電極に書き込まれた電荷を長期間保持することができる。トランジスタWTrにOSトランジスタを用いた場合、記憶素子MCを「OSメモリ」と呼ぶことができる。また、当該記憶素子MCを含むメモリストリング120も「OSメモリ」と呼ぶことができる。また、記憶装置100も「OSメモリ」と呼ぶことができる。
[0068]
 OSメモリは、電力の供給を停止しても、1年以上、さらには10年以上の期間で書き込まれた情報を保持することができる。よって、OSメモリを不揮発性メモリと見なすこともできる。
[0069]
 また、OSメモリは書き込まれた電荷量が長期間変化しにくいため、OSメモリは2値(1ビット)に限らず、多値(マルチビット)の情報を保持可能である。
[0070]
 また、OSメモリはOSトランジスタを介してフローティングゲート電極のあるノードに電荷を書き込む方式であるため、従来のフラッシュメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、フラッシュメモリで行われるデータ書き換え前の消去動作が、OSメモリでは不要である。また、フローティングゲートまたは電荷捕獲層への電荷注入および引き抜きも行われないため、OSメモリは実質的に無制限回のデータの書き込みおよび読み出しが可能である。OSメモリは、従来のフラッシュメモリと比較して劣化が少なく、高い信頼性が得られる。
[0071]
 また、OSメモリは磁気抵抗メモリ(MRAM)あるいは抵抗変化型メモリ(ReRAM)などのように原子レベルでの構造変化を伴わない。よって、OSメモリは、磁気抵抗メモリおよび抵抗変化型メモリよりも書き換え耐性に優れている。
[0072]
 また、OSトランジスタは高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上200℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。OSメモリを含む記憶装置は、高温環境下においても動作が安定し、高い信頼性が得られる。また、OSトランジスタは、ソースとドレイン間の絶縁耐圧が高い。半導体装置を構成するトランジスタにOSトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好な半導体装置が実現できる。
[0073]
 半導体127はn型の半導体であることが好ましい。また、半導体125の導電体WWLと重なる領域はi型または実質的にi型の半導体であることが好ましい。この場合、トランジスタWTrはエンハンスメント型(ノーマリーオフ型)のトランジスタ、トランジスタRTrはデプレッション型(ノーマリーオン型)のトランジスタになる。
[0074]
 図6Bに、記憶素子MCの斜視断面図を示す。なお、記憶素子MCの構造を分かりやすくするため、図6Bでは絶縁体123の記載を省略している。
[0075]
 なお、図5Aは、トランジスタRTrの中心または中心付近のX−Y平面に相当し、図5Bは、トランジスタWTrの中心または中心付近のX−Y平面に相当する。図5Aおよび図5Bにおいて、導電体130の断面形状が円形である場合、絶縁体129は導電体130の外側に同心円状に設けられ、半導体127は絶縁体129の外側に同心円状に設けられ、絶縁体126は半導体127の外側に同心円状に設けられ、半導体125は絶縁体126の外側に同心円状に設けられ、絶縁体124は半導体125の外側に同心円状に設けられている。また、絶縁体128は、絶縁体126と半導体125の間に同心円状に設けられている。
[0076]
 また、導電体130の断面形状は円形に限らない。図7Aに示すように、導電体130の断面形状は矩形でもよい。また、図7Bに示すように、導電体130の断面形状は三角形でもよい。
[0077]
 なお、メモリストリング120を記憶装置ということもできるし、記憶素子MCを記憶装置ということもできる。
[0078]
〔半導体装置の構成材料〕
 続いて、記憶装置100に用いることができる構成材料について説明する。
[0079]
[基板]
 記憶装置100は基板上に設けることができる。基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、SOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
[0080]
[絶縁体]
 絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
[0081]
 例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、high−k材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
[0082]
 また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
[0083]
 また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
[0084]
 また、OSトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
[0085]
 また、半導体125および/または半導体127に酸化物半導体を用いる場合、半導体に接する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを半導体125および/または半導体127と接する構造とすることで、半導体125および/または半導体127が有する酸素欠損を補償することができる。
[0086]
[導電体]
 導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
[0087]
 また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
[0088]
 なお、トランジスタのチャネル形成領域に金属酸化物の一種である酸化物半導体を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
[0089]
 特に、ゲート電極として機能する導電体として、チャネルが形成される酸化物半導体に含まれる金属元素と、酸素と、を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される酸化物半導体に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
[0090]
[酸化物半導体]
 半導体125および半導体127として、半導体として機能する金属酸化物(酸化物半導体)を用いることが好ましい。以下では、半導体125および半導体127に適用可能な酸化物半導体について説明する。
[0091]
 酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
[0092]
 ここでは、酸化物半導体が、インジウム、元素Mおよび亜鉛を有するIn−M−Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウム、及び錫の中から選ばれる一または複数とする。そのほかの元素Mに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
[0093]
 なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
[0094]
〔結晶構造の分類〕
 まず、酸化物半導体における、結晶構造の分類について、図8Aを用いて説明を行う。図8Aは、酸化物半導体、代表的にはIGZO(Inと、Gaと、Znと、を含む金属酸化物)の結晶構造の分類を説明する図である。
[0095]
 図8Aに示すように、酸化物半導体は、大きく分けて「Amorphous(無定形)」と、「Crystalline(結晶性)」と、「Crystal(結晶)」と、に分類される。また、「Amorphous」の中には、completely amorphousが含まれる。また、「Crystalline」の中には、CAAC(c−axis−aligned crystalline)、nc(nanocrystalline)、及びCAC(cloud−aligned composite)が含まれる。なお、「Crystalline」の分類には、single crystal、poly crystal、及びcompletely amorphousは除かれる。また、「Crystal」の中には、single crystal、及びpoly crystalが含まれる。
[0096]
 なお、図8Aに示す太枠内の構造は、「Amorphous(無定形)」と、「Crystal(結晶)」との間の中間状態であり、新しい境界領域(New crystalline phase)に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Amorphous(無定形)」や、「Crystal(結晶)」とは全く異なる構造と言い換えることができる。
[0097]
 なお、膜または基板の結晶構造は、X線回折(XRD:X−Ray Diffraction)スペクトルを用いて評価することができる。ここで、「Crystalline」に分類されるCAAC−IGZO膜のGIXD(Grazing−Incidence XRD)測定で得られるXRDスペクトルを図8Bに示す。なお、GIXD法は、薄膜法またはSeemann−Bohlin法ともいう。以降、図8Bに示すGIXD測定で得られるXRDスペクトルを、単にXRDスペクトルと記す。また、図24B、図24Cの縦軸Intensity[a.u.]は、強度(任意単位)を示す。なお、図8Bに示すCAAC−IGZO膜の組成は、In:Ga:Zn=4:2:3[原子数比]近傍である。また、図8Bに示すCAAC−IGZO膜の厚さは、500nmである。
[0098]
 図8Bに示すように、CAAC−IGZO膜のXRDスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、CAAC−IGZO膜のXRDスペクトルでは、2θ=31°近傍に、c軸配向を示すピークが検出される。なお、図8Bに示すように、2θ=31°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
[0099]
 また、膜または基板の結晶構造は、極微電子線回折法(NBED:Nano Beam Electron Diffraction)によって観察される回折パターン(極微電子線回折パターンともいう。)にて評価することができる。CAAC−IGZO膜の回折パターンを、図8Cに示す。図8Cは、電子線を基板に対して平行に入射するNBEDによって観察される回折パターンである。なお、図8Cに示すCAAC−IGZO膜の組成は、In:Ga:Zn=4:2:3[原子数比]近傍である。また、極微電子線回折法では、プローブ径を1nmとして電子線回折が行われる。
[0100]
 図8Cに示すように、CAAC−IGZO膜の回折パターンでは、c軸配向を示す複数のスポットが観察される。
[0101]
[酸化物半導体の構造]
 なお、酸化物半導体は、結晶構造に着目した場合、図8Aとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のCAAC−OS、及びnc−OSがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)、非晶質酸化物半導体、などが含まれる。
[0102]
 続いて、上述のCAAC−OS、nc−OS、及びa−like OSの詳細について、説明を行う。
[0103]
[CAAC−OS]
 CAAC−OSは、複数の結晶領域を有し、当該複数の結晶領域はc軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、CAAC−OS膜の厚さ方向、CAAC−OS膜の被形成面の法線方向、またはCAAC−OS膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、CAAC−OSは、a−b面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、CAAC−OSは、c軸配向し、a−b面方向には明らかな配向をしていない酸化物半導体である。
[0104]
 なお、上記複数の結晶領域のそれぞれは、1つまたは複数の微小な結晶(最大径が10nm未満である結晶)で構成される。結晶領域が1つの微小な結晶で構成されている場合、当該結晶領域の最大径は10nm未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十nm程度となる場合がある。
[0105]
 また、In−M−Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種)において、CAAC−OSは、インジウム(In)、及び酸素を有する層(以下、In層)と、元素M、亜鉛(Zn)、及び酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能である。よって、(M,Zn)層にはインジウムが含まれる場合がある。また、In層には元素Mが含まれる場合がある。なお、In層にはZnが含まれる場合もある。当該層状構造は、例えば、高分解能TEM像において、格子像として観察される。
[0106]
 CAAC−OS膜に対し、例えば、XRD装置を用いて構造解析を行うと、θ/2θスキャンを用いたOut−of−plane XRD測定では、c軸配向を示すピークが2θ=31°またはその近傍に検出される。なお、c軸配向を示すピークの位置(2θの値)は、CAAC−OSを構成する金属元素の種類、組成などにより変動する場合がある。
[0107]
 また、例えば、CAAC−OS膜の電子線回折パターンにおいて、複数の輝点(スポット)が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット(ダイレクトスポットともいう。)を対称中心として、点対称の位置に観測される。
[0108]
 上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリー)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
[0109]
 なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶(polycrystal)と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないCAAC−OSは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、CAAC−OSを構成するには、Znを有する構成が好ましい。例えば、In−Zn酸化物、及びIn−Ga−Zn酸化物は、In酸化物よりも結晶粒界の発生を抑制できるため好適である。
[0110]
 CAAC−OSは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、CAAC−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC−OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC−OSを有する酸化物半導体は熱に強く、信頼性が高い。また、CAAC−OSは、製造工程における高い温度(所謂サーマルバジェット)に対しても安定である。したがって、OSトランジスタにCAAC−OSを用いると、製造工程の自由度を広げることが可能となる。
[0111]
[nc−OS]
 nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。別言すると、nc−OSは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、1nm以上10nm以下、特に1nm以上3nm以下であることから、当該微小な結晶をナノ結晶ともいう。また、nc−OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。例えば、nc−OS膜に対し、XRD装置を用いて構造解析を行うと、θ/2θスキャンを用いたOut−of−plane XRD測定では、結晶性を示すピークが検出されない。また、nc−OS膜に対し、ナノ結晶よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子線回折(制限視野電子線回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径(例えば1nm以上30nm以下)の電子線を用いる電子線回折(ナノビーム電子線回折ともいう。)を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
[0112]
[a−like OS]
 a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、鬆又は低密度領域を有する。即ち、a−like OSは、nc−OS及びCAAC−OSと比べて、結晶性が低い。また、a−like OSは、nc−OS及びCAAC−OSと比べて、膜中の水素濃度が高い。
[0113]
[酸化物半導体の構成]
 次に、上述のCAC−OSの詳細について、説明を行う。なお、CAC−OSは材料構成に関する。
[0114]
[CAC−OS]
 CAC−OSとは、例えば、金属酸化物を構成する元素が、0.5nm以上10nm以下、好ましくは、1nm以上3nm以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上3nm以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
[0115]
 さらに、CAC−OSとは、第1の領域と、第2の領域と、に材料が分離することでモザイク状となり、当該第1の領域が、膜中に分布した構成(以下、クラウド状ともいう。)である。つまり、CAC−OSは、当該第1の領域と、当該第2の領域とが、混合している構成を有する複合金属酸化物である。
[0116]
 ここで、In−Ga−Zn酸化物におけるCAC−OSを構成する金属元素に対するIn、Ga、およびZnの原子数比のそれぞれを、[In]、[Ga]、および[Zn]と表記する。例えば、In−Ga−Zn酸化物におけるCAC−OSにおいて、第1の領域は、[In]が、CAC−OS膜の組成における[In]よりも大きい領域である。また、第2の領域は、[Ga]が、CAC−OS膜の組成における[Ga]よりも大きい領域である。または、例えば、第1の領域は、[In]が、第2の領域における[In]よりも大きく、且つ、[Ga]が、第2の領域における[Ga]よりも小さい領域である。また、第2の領域は、[Ga]が、第1の領域における[Ga]よりも大きく、且つ、[In]が、第1の領域における[In]よりも小さい領域である。
[0117]
 具体的には、上記第1の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第2の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第1の領域を、Inを主成分とする領域と言い換えることができる。また、上記第2の領域を、Gaを主成分とする領域と言い換えることができる。
[0118]
 なお、上記第1の領域と、上記第2の領域とは、明確な境界が観察できない場合がある。
[0119]
 例えば、In−Ga−Zn酸化物におけるCAC−OSでは、エネルギー分散型X線分光法(EDX:Energy Dispersive X−ray spectroscopy)を用いて取得したEDXマッピングにより、Inを主成分とする領域(第1の領域)と、Gaを主成分とする領域(第2の領域)とが、偏在し、混合している構造を有することが確認できる。
[0120]
 CAC−OSをトランジスタに用いる場合、第1の領域に起因する導電性と、第2の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能(On/Offさせる機能)をCAC−OSに付与することができる。つまり、CAC−OSとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、CAC−OSをトランジスタに用いることで、高いオン電流(I on)、高い電界効果移動度(μ)、および良好なスイッチング動作を実現することができる。
[0121]
 酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、CAC−OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。
[0122]
〔酸化物半導体を有するトランジスタ〕
 続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
[0123]
 上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
[0124]
 トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は、1×10 18cm −3以下であることが好ましく、1×10 17cm −3未満であることがより好ましく、1×10 16cm −3未満であることがさらに好ましく、1×10 13cm −3未満であることがさらに好ましく、1×10 12cm −3未満であることがさらに好ましい。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。また、高純度真性又は実質的に高純度真性であることをi型または実質的にi型と呼ぶ場合がある。
[0125]
 また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
[0126]
 また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
[0127]
 従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカル土類金属、鉄、ニッケル、シリコン等がある。
[0128]
〔不純物〕
 ここで、酸化物半導体中における各不純物の影響について説明する。
[0129]
 酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコンや炭素の濃度と、酸化物半導体のチャネル形成領域どの界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×10 18atoms/cm 以下、好ましくは2×10 17atoms/cm 以下とする。
[0130]
 また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、SIMSにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属又はアルカリ土類金属の濃度を、1×10 18atoms/cm 以下、好ましくは2×10 16atoms/cm 以下にする。
[0131]
 また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、SIMSにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、5×10 19atoms/cm 未満、好ましくは5×10 18atoms/cm 以下、より好ましくは1×10 18atoms/cm 以下、さらに好ましくは5×10 17atoms/cm 以下にする。
[0132]
 また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、SIMSにより得られる水素濃度を、1×10 20atoms/cm 未満、好ましくは5×10 19atoms/cm 未満、より好ましくは1×10 19atoms/cm 未満、さらに好ましくは5×10 18atoms/cm 未満、さらに好ましくは1×10 18atoms/cm 未満にする。
[0133]
 不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
[0134]
〔その他の半導体材料〕
 半導体125および半導体127に用いることができる半導体材料は、上述の酸化物半導体に限られない。半導体125および半導体127として、バンドギャップを有する半導体材料(ゼロギャップ半導体ではない半導体材料)を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質(原子層物質、2次元材料などともいう。)などを半導体材料に用いてもよい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
[0135]
 本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、2次元電気伝導性が高い。半導体として機能し、かつ、2次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
[0136]
 層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第16族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、13族カルコゲナイドなどが挙げられる。
[0137]
 半導体125および半導体127として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。半導体125および半導体127として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン(代表的にはMoS )、セレン化モリブデン(代表的にはMoSe )、モリブデンテルル(代表的にはMoTe )、硫化タングステン(代表的にはWS )、セレン化タングステン(代表的にはWSe )、タングステンテルル(代表的にはWTe )、硫化ハフニウム(代表的にはHfS )、セレン化ハフニウム(代表的にはHfSe )、硫化ジルコニウム(代表的にはZrS )、セレン化ジルコニウム(代表的にはZrSe )などが挙げられる。
[0138]
<記憶装置の作製方法例>
[0139]
 次に、本発明に係る記憶装置の作製方法例を図9A乃至図28Cを参照して説明する。なお、図9A乃至図28Cの各図において、Aは、Z方向から見た上面図であり、Bは、にA1−A2の一点鎖線で示す部位の断面図である。また、Cは、AにA3−A4の一点鎖線で示す部位の断面図である。なお、本作製方法では、2つ(「2段」ともいう。)の記憶素子MCを有する1つのメモリストリング120を作製する例を示すが、本実施の形態はこれに限らない。メモリストリング120は、3段以上の記憶素子MCを有していてもよい。例えば、メモリストリング120は、32段以上、好ましくは64段以上、より好ましくは128段以上、さらに好ましくは256段以上の記憶素子MCを有していることが好ましい。
[0140]
 まず、絶縁表面を有する基体121上に導電体RPを形成し、導電体RPの周囲に、絶縁体132を形成する(図9A乃至図9C参照。)。
[0141]
 具体的には、導電膜を形成し、リソグラフィー法を用いて該導電膜を加工し、導電体RPを形成する。次に、導電体RPを覆うように基体121上に絶縁膜を形成する。次に該絶縁膜に対して平坦化処理を行うことが好ましい。該平坦化処理では、導電体RPの表面が露出するまで、該絶縁膜を研磨することが好ましい。上記方法により、絶縁体132を形成することができる。ただし、導電体RPおよび絶縁体132の形成方法はこれに限らない。基体121上に絶縁体132を形成し、絶縁体132の不要な部分を除去することで、溝や開口を形成し、該溝や該開口部に導電体RPを埋め込むように形成してもよい。このような導電体の形成方法をダマシン法(シングルダマシン法、デュアルダマシン法)と呼ぶ場合がある。上記方法により、図9A乃至図9Cに示す構造を得ることができる。
[0142]
 導電体RPや、絶縁体132の形成は、スパッタリング法、CVD法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法、パルスレーザ堆積(PLD:Pulsed Laser Deposition)法またはALD法などを用いて行うことができる。
[0143]
 なお、CVD法は、プラズマを利用するプラズマCVD(PECVD:Plasma Enhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal CVD)法、光を利用する光CVD(Photo CVD)法などに分類できる。さらに用いる原料ガスによって金属CVD(MCVD:Metal CVD)法、有機金属CVD(MOCVD:Metal Organic CVD)法に分けることができる。
[0144]
 プラズマCVD法は、比較的低温で高品質の膜が得られる。また、熱CVD法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子(トランジスタ、容量素子など)などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱CVD法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱CVD法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
[0145]
 また、ALD法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ALD法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
[0146]
 CVD法およびALD法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
[0147]
 CVD法およびALD法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、CVD法およびALD法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
[0148]
 なお、リソグラフィー法では、まず、フォトマスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、KrFエキシマレーザ光、ArFエキシマレーザ光、EUV(Extreme Ultraviolet)光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体(例えば水)を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
[0149]
 また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。
[0150]
 上記加工は、ドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
[0151]
 ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ(CCP:Capacitively Coupled Plasma)エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)エッチング装置などを用いることができる。
[0152]
 導電膜のエッチングにハードマスクを用いる場合、当該エッチング処理は、ハードマスクの形成に用いたレジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
[0153]
 導電体RPとなる導電膜は、スパッタリング法を用いて、金属元素を含む導電膜を形成することが好ましい。また、CVD法を用いて形成することもできる。
[0154]
 絶縁体132の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平坦化処理には、化学機械研磨(CMP)法やリフロー法を用いることができる。
[0155]
 導電体RPおよび絶縁体132上に絶縁膜123A、導電体WPを積層し、その上に絶縁膜123Aおよび導電膜136A、並びに絶縁膜123Aおよび導電膜134Aを交互に積層する。本実施の形態では、絶縁体132上に絶縁膜123Aを形成し、絶縁膜123A上に導電体WPを形成し、導電膜134A上に絶縁膜123Aを形成し、絶縁膜123A上に導電膜136Aを形成し、絶縁膜137A、絶縁膜123Aおよび導電膜138Aを形成する例を示す(図9A乃至図9C参照。)。導電膜134A、導電膜136A、導電膜138A、絶縁膜137Aおよび絶縁膜123Aの形成には、CVD法を用いることができる。また、スパッタリング法を用いてもよい。
[0156]
 導電体RP、導電体WP、導電膜134A、および導電膜136Aとして、不純物が添加されたシリコンや、金属など、導電性を有する材料を用いることができる。また最上層に形成される導電膜138Aは、後工程において、メタルマスクとして用いることができる。導電体RP、導電体WP、導電膜134A、および導電膜136Aは、後工程において、選択的にエッチングを行う必要があるため、絶縁体122、および導電膜134Aと異なる材料であることが好ましい。導電体RP、導電体WP、導電膜134A、および導電膜136Aとして、シリコンを用いる場合、アモルファスシリコンや、ポリシリコンを用いることができる。また、シリコンに導電性を持たせるため、p型不純物やn型不純物を添加してもよい。また、シリコンを含む導電性材料として、チタン、コバルト、またはニッケルを含むシリサイドを導電体RP、導電体WP、導電膜134A、および導電膜136Aとして用いることができる。また、金属材料を導電体RP、導電体WP、導電膜134A、および導電膜136Aに用いる場合、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。
[0157]
 絶縁体132、絶縁膜137Aおよび絶縁膜123Aとして、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などを用いることができる。絶縁膜137Aは、絶縁膜123Aとは異なる種類の絶縁膜とすることで、後工程における選択的にエッチングを行うなどの加工を容易にすることができる。酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを用いること用いることができる。
[0158]
 また、本実施の形態では、絶縁膜123Aを6層、導電膜134Aを2層、および導電膜136Aを2層形成する例を示したが、積層数は、これに限らない。求められる半導体装置の性能に応じて、それぞれ形成することができる。
[0159]
 次に、導電膜138A上にマスクを形成し、導電膜138A、絶縁膜137A、絶縁膜123A、導電膜134A、および導電膜136Aを、リソグラフィー法を用いて加工し、導電体WPが露出するように第1の開口を形成する(図10A乃至図10C参照。)。
[0160]
 次に、導電膜136A及び絶縁膜123Aに対して等方性エッチングを行い、導電膜136Aの開口の径を拡げる(図11A乃至図11C参照。)。導電膜136A及び絶縁膜123Aに対する等方性エッチングは、膜ごとに処理してもよいし、一括で処理してもよい。この処理により、導電膜136A及び絶縁膜123Aの開口の径は、導電膜138A、絶縁膜137A、および導電膜134Aの開口の径より大きくなる。また、導電膜136A及び絶縁膜123Aは、上部または下部に位置する導電膜138A、絶縁膜137A、および導電膜134Aの側面に対して、凹部を有しているといえる。このような加工には、ガス、ラジカル、プラズマなどを用いたドライエッチングによる等方性エッチングや、液体を用いたウェットエッチングによる等方性エッチングを用いることができる。ウェットエッチングに用いる液体をエッチャントと呼ぶことがある。ドライエッチングを用いて等方性エッチングを行う場合、塩素、臭素、およびフッ素の少なくとも一を含むガス、ラジカル、プラズマなどを用いることができる。等方性エッチングは、第1の開口の形成に用いたマスクを除去せずに行うことが好ましい。
[0161]
 次に、導電膜138A上、および第1の開口内部に、絶縁膜124Aを形成する(図12A乃至図12C参照。)。なお、図示しないが、絶縁膜124Aは、積層構造を有していてもよい。絶縁膜124Aは、CVD法やALD法を用いて形成することができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて絶縁膜124Aを形成してもよい。絶縁膜124Aが積層構造を有する場合、各絶縁膜は、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
[0162]
 上記の方法で形成された絶縁膜124Aは、被覆性が良く、導電膜136A及び絶縁膜123Aが有する凹部に対しても絶縁膜124Aを形成することができる。
[0163]
 次に、第1の開口底部に形成された絶縁膜124Aを除去して、絶縁体124を得る。絶縁膜124Aの除去には、異方性エッチングを用いることが好ましい。このとき、導電膜138A上の絶縁膜124Aも除去されるため、絶縁体124は、第1の開口の側壁のみに設けられる(図13A乃至図13C参照。)。第1の開口底部の絶縁膜124Aを除去することで、導電体WPが露出する。
[0164]
 次に、導電膜138A上、および第1の開口内部に、半導体膜125Aを形成する(図14A乃至図14C参照。)。なお、図示しないが、半導体膜125Aは、積層構造を有していてもよい。
[0165]
 半導体膜125Aは、CVD法やALD法を用いて形成することができる。特に、MOCVD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて半導体膜125Aを形成してもよい。半導体膜125Aは、CAAC構造を有する酸化物半導体であることが好ましい。半導体膜125AがCAAC構造を有する酸化物半導体である場合、半導体膜125Aのc軸は、第1の開口内部において、被形成面の法線方向に配向する。
[0166]
 ここで、半導体膜125Aを高抵抗化し、高抵抗領域(I型領域)を形成してもよい。高抵抗領域の形成方法として、半導体膜125Aをマイクロ波で照射し、半導体膜125Aに含まれる水素を除去すればよい。また、マイクロ波の照射を、酸素を含む雰囲気で行うことで、半導体膜125Aに酸素が供給されるため、好ましい。例えば、酸素、およびアルゴンを含む雰囲気下において半導体膜125Aの一部をマイクロ波で照射し、半導体膜125Aを高抵抗化することができる。
[0167]
 次に、半導体膜125A上、および第1の開口内部に、絶縁膜128Aを形成する(図15A乃至図15C参照。)。なお、図示しないが、絶縁膜128Aは、積層構造を有していてもよい。絶縁膜128Aは、少なくとも、絶縁体124、および半導体膜125Aを介して、導電膜136A及び絶縁膜123Aの凹部を充填するように形成されていればよく、必ずしも第1の開口内部全てを充填する必要は無い。絶縁膜128Aは、CVD法やALD法を用いて形成することができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて絶縁膜128Aを形成してもよい。
[0168]
 次に、絶縁膜128Aを加工して、絶縁体128を形成する(図16A乃至図16C参照。)。当該加工により、半導体膜125Aが再び露出する。絶縁膜128Aの加工には、等方性エッチング、または異方性エッチングを用いることができる。絶縁膜128Aの形成において、図16A乃至図16Cに示すように、絶縁膜128Aが凹部を充填し、第1の開口は完全に充填されていない場合は、絶縁膜128Aの加工には、等方性エッチングを用いることが好ましい。一方、凹部および第1の開口を充填するように絶縁膜128Aが形成されている場合は、異方性エッチングを用いることが好ましい。上記のような加工により、凹部の内部に、絶縁体128を形成することができる。
[0169]
 なお半導体膜125Aにおいて、選択的に低抵抗領域(N型領域)を形成するために導電膜を設ける構成としてもよい。図17Aおよび図17Bでは、図14Bおよび図14Cとした後に導電膜139を選択的に設ける構成について図示している。導電膜139としては半導体膜125Aから酸素を奪いやすい導電膜が好ましい。例えば、銅(Cu)、タングステン(W)、モリブデン(Mo)などの低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることができる。
[0170]
 図17Aおよび図17Bに図示するように導電膜139を形成した後、図16A乃至図16Cで図示したように、絶縁体128を形成することができる(図18A乃至図18B参照)。そのあとの工程については、以下の説明と同様となる。
[0171]
 次に、第1の開口底部に形成された半導体膜125A、導電体WPおよび絶縁膜123Aを除去する。第1の開口底部に形成された半導体膜125A、導電体WPおよび絶縁膜123Aの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁膜137A上の導電膜138A、絶縁体124、半導体膜125A、および絶縁膜123Aも除去される(図19A乃至図19C参照。)。第1の開口底部の半導体膜125A、導電体WPおよび絶縁膜123Aを除去することで、導電体RPが露出する。
[0172]
 次に、第1の開口内部に、絶縁膜126Aを形成する(図20A乃至図20C参照。)。
[0173]
 絶縁膜126Aは、CVD法やALD法を用いて形成することができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて絶縁膜126Aを形成してもよい。
[0174]
 ここで、加熱処理を行ってもよい。加熱処理は、窒素を含む雰囲気で、200℃以上600℃以下、このましくは、300℃以上500℃以下で行うことが好ましい。加熱処理を行う雰囲気は、上記に限らず、窒素、酸素、およびアルゴンの少なくとも一を含む雰囲気で行えばよい。また、加熱処理は、減圧雰囲気で行われてもよいし、大気圧雰囲気で行われてもよい。
[0175]
 加熱処理により、絶縁膜126Aと接する半導体125が低抵抗化し、低抵抗領域(N型領域)を形成することができる。低抵抗領域のキャリア濃度は、1×10 18/cm 以上、好ましくは、1×10 19/cm 以上、より好ましくは、1×10 20/cm 以上であることが好ましい。
[0176]
 次に、第1の開口底部に形成された絶縁膜126Aを除去し、絶縁体126Bを得る。絶縁膜126Aの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁膜137A上の絶縁膜126Aも除去されるため、絶縁体126Bは、第1の開口の側壁および絶縁体128の側壁に設けられる(図21A乃至図21C参照。)。第1の開口底部の絶縁膜126Aを除去することで、導電体RPが露出する。
[0177]
 次に、第1の開口内部に、半導体膜127Aを形成する(図22A乃至図22C参照。)。半導体膜127Aは、第1の開口の底部で導電体RPと接続することができる。また、半導体膜127Aは、CAAC構造を有する酸化物半導体であることが好ましい。半導体膜127AがCAAC構造を有する酸化物半導体である場合、半導体膜127Aのc軸は、第1の開口内部において、被形成面の法線方向に配向する。このとき、第1の開口の側面に位置する半導体膜127Aのc軸は、図22A乃至図22Cに示すz軸に垂直かつ、第1の開口の中心に向かって配向する。これにより、上記に位置する半導体127のc軸は、z軸に垂直かつ、第1の開口の中心に向かって配向する。
[0178]
 次に、半導体膜127Aの上面に、絶縁膜129Aを形成する(図23A乃至図23C参照。)。絶縁膜129Aは、CVD法やALD法を用いて形成することができる。CVD法やALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができる。
[0179]
 次に、絶縁膜129Aの上面に、導電膜130Aを形成する(図24A乃至図24C参照。)。導電膜130Aは、CVD法やALD法を用いて形成することができる。CVD法やALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて形成してもよい。
[0180]
 次に、導電膜130Aを加工し、導電体130を得る(図25A乃至図25C参照。)。該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
[0181]
 次に、絶縁膜137A、絶縁膜123A、導電膜134A、および導電膜136Aを加工し、図26Bに示すような階段状の絶縁体137、絶縁体123、導電体134、および導電体136を形成する。絶縁膜137A、絶縁膜123A、導電膜134A、および導電膜136Aの加工において、絶縁膜137A、絶縁膜123A、導電膜134A、および導電膜136Aのエッチングと、マスクのスリミングを交互に行うことで、階段状の絶縁体137、絶縁体123、導電体134、および導電体136を形成することができる。
[0182]
 次に、上記加工により除去された部分を埋め込むように絶縁体131を形成する。そして絶縁体131を、導電体130の表面が露出するまでCMP法等を用いて除去する(図26A乃至図26C参照。)。絶縁体131は、CVD法やスパッタ法を用いて形成することができる。
[0183]
 次に、導電体130を覆うように絶縁体156を形成する(図27A乃至図27C参照。)。絶縁体156は、CVD法、ALD法、スパッタリング法等を用いて形成することができる。
[0184]
 次に、絶縁体156、絶縁体129、および絶縁体131を、リソグラフィー法を用いて加工し、導電体134、導電体136、導電体130、および半導体127を露出するように第2の開口を形成する。第2の開口は、階段状に形成された導電体134、および導電体136それぞれに対して形成する(図27A乃至図27C参照。)。
[0185]
 次に、第2の開口に埋め込むように、導電体134と電気的に接続する導電体161と、導電体136と電気的に接続する導電体162と、導電体130と電気的に接続する導電体163と、半導体127と電気的に接続する導電体164を形成する(図28A乃至図28C参照。)。導電体161、導電体162、導電体163、および導電体164は、CVD法やALD法を用いて形成することができる。特に、ALD法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ALD法と、CVD法を組み合わせて上記導電体を形成してもよい。また導電体161、導電体162、導電体163、および導電体164は、複数の層からなる積層構造を有していてもよい。導電体161、導電体162、導電体163、および導電体164は、絶縁体156上、および第2の開口内部に導電膜を形成し、CMPなどを用いて不要な導電膜を除去することで、形成することができる。
[0186]
 次に、導電体161と電気的に接続する導電体171、導電体162と電気的に接続する導電体172、導電体163と電気的に接続する導電体173、導電体164と電気的に接続する導電体174を形成する(図28A乃至図28C参照。)。導電体171、導電体172、導電体173、および導電体174は、絶縁体156上に導電膜を形成し、リソグラフィー法を用いて加工することで形成できる。該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
[0187]
 導電体171、導電体161、および導電体134は、導電体RWLとして機能する。導電体172、導電体162、および導電体136は導電体WWLとして機能する。導電体173、導電体163、および導電体130は、導電体BGとして機能する。導電体174、導電体164、および半導体127は、導電体SAとして機能する。以上の工程により、トランジスタRTr1、トランジスタWTrを作製することができる。またトランジスタWTrおよびトランジスタRTrを有する記憶装置を作製することができる。
[0188]
 本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
[0189]
(実施の形態2)
 本実施の形態では、記憶装置であるメモリストリング120の回路構成と動作について説明する。図29にメモリストリング120の回路構成例を示す。また、図30に記憶素子MCの等価回路図を示す。
[0190]
 また、図面などにおいて、配線、電極または導電体などの電位をわかりやすくするため、配線、電極または導電体などに隣接してH電位を示す“H”、またはL電位を示す“L”を付記する場合がある。またはL電位において、“L”で示す電位より高い電位を“L ”として付記する場合がある。また、電位変化が生じた配線、電極または導電体などには、“H”または“L”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
[0191]
<メモリストリングの回路構成例>
 図29では、5つの記憶素子MCを備えるメモリストリング120の回路構成例を示している。記憶素子MCはトランジスタWTrおよびトランジスタRTrを有する。図29では、記憶素子MC[1]に含まれるトランジスタWTrをトランジスタWTr[1]と示し、記憶素子MC[1]に含まれるトランジスタRTrをトランジスタRTr[1]と示している。よって、図29に示すメモリストリング120は、トランジスタWTr[1]乃至トランジスタWTr[5]、およびトランジスタRTr[1]乃至トランジスタRTr[5]を有する。また、図29に示すメモリストリング120は、トランジスタSTr1およびトランジスタSTr2を有する。メモリストリング120は、NAND型の記憶装置である。
[0192]
 トランジスタWTrはノーマリーオフ型のトランジスタであり。トランジスタRTrはノーマリーオン型のトランジスタである。また、上記実施の形態で説明した通り、トランジスタRTrは、RWLに接続されるコントロールゲートと、半導体127で構成されるフローティングゲートと、を有する。
[0193]
 また上記フローティングゲートとして機能する半導体127の節点をノードNDとする。例えば、トランジスタRTr[1]における半導体127の節点をノードND[1]と呼ぶ。
[0194]
 トランジスタWTr[1]のソースまたはドレインの一方は、導電体WPと接続される。トランジスタWTr[1]のソースまたはドレインの他方は、ノードND[1]を介して、トランジスタWTr[2]のソースまたはドレインの一方と接続される。トランジスタWTr[1]のゲートは、導電体WWL[1]と接続される。トランジスタRTr[1]のコントロールゲートは導電体RWL[1]と接続される。トランジスタRTr[1]のバックゲートは導電体BGと接続される。トランジスタRTr[1]のソースまたはドレインの一方は、導電体RPと電気的に接続され、他方はトランジスタRTr[2]のソースまたはドレインの一方と接続される。トランジスタRTr[1]のフローティングゲートは、トランジスタWTr[1]のソースまたはドレインの他方およびトランジスタWTr[2]のソースまたはドレインの一方に接続される。
[0195]
 ここで、図30に示すように、トランジスタRTrは、容量CsとトランジスタTrに置き換えて表すことができる。トランジスタTrのゲートは、容量Csを介して導電体RWLと電気的に接続される。
[0196]
 また、トランジスタWTr[5]のソースまたはドレインの一方は、ノードND[4]を介して、トランジスタWTr[4]のソースまたはドレインの他方と接続される。トランジスタWTr[5]のソースまたはドレインの他方は、ノードND[4]と接続される。トランジスタWTr[5]のゲートは、導電体WWL[5]と接続される。トランジスタRTr[5]のコントロールゲートは導電体RWL[5]と接続される。トランジスタRTr[5]のバックゲートは導電体BGと接続される。トランジスタRTr[5]のソースまたはドレインの一方は、トランジスタRTr[4]のソースまたはドレインの他方と接続され、他方は導電体SAと接続される。トランジスタRTr[5]のフローティングゲートは、トランジスタWTr[5]のソースまたはドレインの他方に接続される。
[0197]
 メモリストリング120がn個(nは1以上の整数)の記憶素子MCを備える場合、1番目とn番目の記憶素子MCを除くi番目(iは2以上n−1以下の整数)の記憶素子MC[i]において、トランジスタWTr[i]のソースまたはドレインの一方は、ノードND[i−1]を介して、トランジスタWTr[i−1]のソースまたはドレインの他方と接続される。トランジスタWTr[i]のソースまたはドレインの他方は、ノードND[i]を介して、トランジスタWTr[i+1]のソースまたはドレインの他方と接続される。トランジスタWTr[i]のゲートは、導電体WWL[i]と接続される。トランジスタRTr[i]のコントロールゲートは導電体RWL[5]と接続される。トランジスタRTr[i]のバックゲートは導電体BGと接続される。トランジスタRTr[i]のソースまたはドレインの一方は、トランジスタRTr[i−1]のソースまたはドレインの他方と接続され、他方はトランジスタRTr[i+1]のソースまたはドレインの一方と接続される。トランジスタRTr[i]のフローティングゲートは、トランジスタWTr[i]のソースまたはドレインの他方およびトランジスタWTr[i+1]のソースまたはドレインの一方に接続される。
[0198]
<メモリストリングの動作例>
 続いて、図29に示したメモリストリング120の動作例を説明する。
[0199]
〔書き込み動作〕
 本実施の形態では、記憶素子MC[3]および記憶素子MC[5]にH電位を書き込み、他の記憶素子MCにL電位を書き込む場合の動作例を説明する。図31は書き込み動作を説明するタイミングチャートである。図32A乃至図36Bは、書き込み動作を説明するための回路図である。
[0200]
 初期状態として、記憶素子MC[1]乃至記憶素子MC[5]にL電位が書き込まれているものとする。また、導電体WWL[1]乃至導電体WWL[5]、導電体RWL[1]乃至導電体RWL[5]、導電体SA、導電体BG、および導電体WPにL電位が供給されているものとする。なお導電体RPの電位は、トランジスタRTrを流れる電流に応じて変わるため、図示を省略しているが、トランジスタRTrがノーマリーオン型のトランジスタであるため、導電体SAとの間で一定の電流が流れることになる。
[0201]
[期間T1]
 期間T1において、導電体WWL[1]乃至導電体WWL[5]、および導電体WPにH電位を供給する(図32A参照。)。すると、ノードND[1]乃至ノードND[5]の電位がH電位になる。
[0202]
 なお期間T1以降の期間において導電体BGは、トランジスタRTrの閾値を制御することができる。トランジスタRTrが所望のノーマリーオン型のトランジスタとなるよう、導電体BGに供給する電位(ここではH電位)を適宜調整する。また導電体RWL[1]乃至導電体RWL[5]は、トランジスタRTrの閾値を制御することができる。トランジスタRTrが所望のノーマリーオン型のトランジスタとなるよう、RWL[1]乃至導電体RWL[5]に供給する電位(ここではL 電位)を適宜調整する。なお電位L は、H電位より低く、他の配線に与えるL電位より高い電位である。
[0203]
[期間T2]
 期間T2において、導電体WWL[5]にL電位を供給する(図32B参照。)。すると、トランジスタWTr[5]がオフ状態になり、ノードND[5]に書き込まれた電荷が保持される。ここでは、H電位に相当する電荷が保持される。
[0204]
[期間T3]
 期間T3において、導電体WPにL電位を供給する(図33A参照。)。すると、ノードND[1]乃至ノードND[4]の電位がL電位になる。この時、トランジスタRTrはノーマリーオン型のトランジスタであるため、トランジスタRTr[1]乃至トランジスタRTr[4]はオフ状態にならない。
[0205]
[期間T4]
 期間T4において、導電体WWL[4]にL電位を供給する(図33B参照。)。すると、トランジスタWTr[4]がオフ状態になり、ノードND[4]に書き込まれた電荷が保持される。ここでは、L電位に相当する電荷が保持される。
[0206]
[期間T5]
 期間T5において、導電体WPにH電位を供給する(図34A参照。)。すると、ノード[1]乃至ノード[3]の電位がH電位になる。
[0207]
[期間T6]
 期間T6において、導電体WWL[3]にL電位を供給する(図34B参照。)。すると、トランジスタWTr[3]がオフ状態になり、ノードND[3]に書き込まれた電荷が保持される。ここでは、H電位に相当する電荷が保持される。
[0208]
[期間T7]
 期間T7において、導電体WPにL電位を供給する(図35A参照。)。すると、ノードND[1]およびノードND[2]の電位がL電位になる。
[0209]
[期間T8]
 期間T8において、導電体WWL[2]にL電位を供給する(図35B参照。)。すると、トランジスタWTr[2]がオフ状態になり、ノードND[2]に書き込まれた電荷が保持される。ここでは、L電位に相当する電荷が保持される。
[0210]
[期間T9]
 期間T9において、導電体WPをL電位のままとする(図36A参照。)。よって、ノードND[1]の電位もL電位のままである。
[0211]
[期間T10]
 期間T10において、導電体WWL[1]にL電位を供給する(図36B参照。)。すると、トランジスタWTr[1]がオフ状態になり、ノードND[1]に書き込まれた電荷が保持される。ここでは、L電位に相当する電荷が保持される。
[0212]
 このようにして、記憶素子MCに情報を書き込むことができる。
[0213]
 なお、複数の記憶素子MCのうち、i番目(i=1を除く)の記憶素子MCに情報を書き込む場合は、i−1番目までの記憶素子MCに対する情報の書き込み動作を省略することができる。例えば、記憶素子MC[2]に情報を書き込みたい場合は、記憶素子MC[3]乃至記憶素子MC[5]に対する情報の書き込み動作を行わなくてもよい。言い換えると、本実施の形態に示した期間T1乃至期間T6までの書き込み動作を省略することができる。よって、記憶装置の書き込み動作に係る時間と、消費電力を低減できる。
[0214]
 なお期間T1乃至期間T10において、図37の領域Aでは、トランジスタRTrのコントロールゲートに接続された導電体RWL[1]乃至導電体RWL[5]の電位をH電位より低く、他の配線に与えるL電位より高いL 電位とすることで、半導体125の抵抗を低くすることができる。そのため、書き込み動作に要する時間を短くすることができる。また、期間T1乃至期間T10において、図37の領域Bでは、トランジスタRTrのバックゲートに接続された導電体BGの電位をH電位とすることで、半導体127の抵抗を低くすることができる。そのため、読み出しに要する時間を短くすることができる。
[0215]
〔読み出し動作〕
 上記回路構成のメモリストリング120の読み出し動作例を説明する。初期状態として、記憶素子MC[3]および記憶素子MC[5]にH電位が保持されているものとする。また、導電体RWL[1]乃至導電体RWL[5]にL電位が供給されているものとする。なお読み動作時において導電体WWL[1]乃至導電体WWL[5]には、L電位が供給されているものとする。また読み出し動作時において導電体SAには、H電位とし、保持されたデータは、導電体RPを流れる電流I dataとして読み出されるものとする。図38Aおよび図38Bは読み出し動作を説明するタイミングチャートである。図39Aおよび図39Bは読み出し動作を説明するための回路図である。
[0216]
<保持電位がH電位の場合>
 まず、H電位が保持されている記憶素子MC[3]の読み出し動作について説明する。
[0217]
[期間T11]
 期間T11において、導電体RWL[3]にL電位を供給する(図38A参照。)。ノードND[3]にはH電位が保持され、導電体RWL[3]の電位がL 電位であるため、トランジスタRTr[3]のチャネル抵抗値が小さいままとなる。トランジスタRTrはノーマリーオン型のトランジスタであるため、導電体RWLの電位がL 電位のままであっても電流I dataを流すことができる。
[0218]
 ここで、トランジスタのId−Vg特性について説明しておく。図40Aおよび図40Bは、トランジスタのId−Vg特性を説明する図である。図40Aおよび図40Bの横軸はゲート電圧(Vg)、縦軸はドレイン電流(Id)を示している。図40Aはノーマリーオフ型トランジスタのId−Vg特性を示し、図40Bはノーマリーオン型トランジスタのId−Vg特性を示している。
[0219]
 H電位はL電位よりも高い電位である。L電位を0Vとすると、H電位は正の電圧である。ノーマリーオフ型トランジスタでは、VgがL電位(0V)の時のチャネル抵抗値(ソースとドレイン間の抵抗値)が極めて大きくIdがほとんど流れない。また、VgがH電位になるとチャネル抵抗値が低下し、Idが増加する(図40A参照。)。
[0220]
 ノーマリーオン型トランジスタでは、VgがL電位の時でもチャネル抵抗値が小さく、ノーマリーオフ型トランジスタと比較して多くのIdが流れる。また、VgがH電位になるとチャネル抵抗値がさらに小さくなり、Idがさらに増加する(図40B参照。)。
[0221]
[期間T12]
 期間T12において、導電体RWLにL 電位を供給する(図39A参照。)。ノードNDにL電位を保持しているトランジスタRTrのチャネル抵抗値が高くなるため、電流I dataが小さくなる。
[0222]
<保持電位がL電位の場合>
 次に、L電位が保持されている記憶素子MC[2]の読み出し動作について説明する。記憶素子MC[2]に保持されている情報(電位)を読み出す場合は、期間T11において、導電体RWL[2]の電位をL 電位にする(図38B参照。)。この時、ノードND[2]にはL電位が保持されているため、トランジスタRTr[2]のチャネル抵抗値は大きいままである。
[0223]
 続いて、期間T12において、導電体RWLにL 電位を供給する(図39B参照。)。期間T11および期間T12において、ノードNDにL電位を保持しているトランジスタRTrのチャネル抵抗値が高いため、電流I dataが小さいままとなる。
[0224]
 このように、期間T11において、読み出したい記憶素子MCに対応する導電体RWLの電位をL 電位にすることで、当該記憶素子MCに保持されている情報を知ることができる。
[0225]
 本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
[0226]
(実施の形態3)
 本実施の形態では、記憶装置100を含む半導体装置200の構成例について説明する。
[0227]
 図41に、本発明の一態様である半導体装置200の構成例を示すブロック図を示す。図41に示す半導体装置200は、駆動回路210と、メモリアレイ220と、を有する。メモリアレイ220は、1以上の記憶装置100を有する。図41では、メモリアレイ220がマトリクス状に配置された複数の記憶装置100を有する例を示している。
[0228]
 駆動回路210は、PSW(パワースイッチ)241、PSW242、および周辺回路215を有する。周辺回路215は、周辺回路211、コントロール回路212、および電圧生成回路228を有する。
[0229]
 半導体装置200において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号BW、CE、GW、CLK、WAKE、ADDR、WDA、PON1、PON2は外部からの入力信号であり、信号RDAは外部への出力信号である。信号CLKはクロック信号である。
[0230]
 また、信号BW、CE、および信号GWは制御信号である。信号CEはチップイネーブル信号であり、信号GWはグローバル書き込みイネーブル信号であり、信号BWはバイト書き込みイネーブル信号である。信号ADDRはアドレス信号である。信号WDAは書き込みデータであり、信号RDAは読み出しデータである。信号PON1、PON2は、パワーゲーティング制御用信号である。なお、信号PON1、PON2は、コントロール回路212で生成してもよい。
[0231]
 コントロール回路212は、半導体装置200の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号CE、信号GWおよび信号BWを論理演算して、半導体装置200の動作モード(例えば、書き込み動作、読み出し動作)を決定する。または、コントロール回路212は、この動作モードが実行されるように、周辺回路211の制御信号を生成する。
[0232]
 電圧生成回路228は負電圧を生成する機能を有する。WAKEは、CLKの電圧生成回路228への入力を制御する機能を有する。例えば、WAKEにHレベルの信号が与えられると、信号CLKが電圧生成回路228へ入力され、電圧生成回路228は負電圧を生成する。
[0233]
 周辺回路211は、記憶装置100に対するデータの書き込みおよび読み出しをするための回路である。周辺回路211は、行デコーダ221、列デコーダ222、行ドライバ223、列ドライバ224、入力回路225、出力回路226、センスアンプ227を有する。
[0234]
 行デコーダ221および列デコーダ222は、信号ADDRをデコードする機能を有する。行デコーダ221は、アクセスする行を指定するための回路であり、列デコーダ222は、アクセスする列を指定するための回路である。行ドライバ223は、行デコーダ221が指定する配線WLを選択する機能を有する。列ドライバ224は、データを記憶装置100に書き込む機能、記憶装置100からデータを読み出す機能、読み出したデータを保持する機能等を有する。
[0235]
 入力回路225は、信号WDAを保持する機能を有する。入力回路225が保持するデータは、列ドライバ224に出力される。入力回路225の出力データが、記憶装置100に書き込むデータ(Din)である。列ドライバ224が記憶装置100から読み出したデータ(Dout)は、出力回路226に出力される。出力回路226は、Doutを保持する機能を有する。また、出力回路226は、Doutを半導体装置200の外部に出力する機能を有する。出力回路226から出力されるデータが信号RDAである。
[0236]
 PSW241は周辺回路215へのV DDの供給を制御する機能を有する。PSW242は、行ドライバ223へのV HMの供給を制御する機能を有する。ここでは、半導体装置200の高電源電圧がV DDであり、低電源電圧はGND(接地電位)である。また、V HMは、ワード線を高レベルにするために用いられる高電源電圧であり、V DDよりも高い。信号PON1によってPSW241のオン・オフが制御され、信号PON2によってPSW242のオン・オフが制御される。図41では、周辺回路215において、V DDが供給される電源ドメインの数を1としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
[0237]
 駆動回路210とメモリアレイ220は同一平面上に設けてもよい。また、図42Aに示すように、駆動回路210とメモリアレイ220を重ねて設けてもよい。駆動回路210とメモリアレイ220を重ねて設けることで、信号伝搬距離を短くすることができる。また、図42Bに示すように、駆動回路210上にメモリアレイ220を複数層重ねて設けてもよい。
[0238]
 また、図42Cに示すように、駆動回路210の上層および下層に、メモリアレイ220を設けてもよい。図42Cでは、駆動回路210の上層および下層にそれぞれ1層のメモリアレイ220を設ける例を示している。複数のメモリアレイ220で駆動回路210を挟むように配置することで、信号伝搬距離をさらに短くすることができる。なお、駆動回路210の上層に積層されるメモリアレイ220と、駆動回路210の下層に積層されるメモリアレイ220の層数は、それぞれ1層以上であればよい。駆動回路210の上層に積層されるメモリアレイ220の数と、駆動回路210の下層に積層されるメモリアレイ220の数は等しいことが好ましい。
[0239]
 なお記憶装置100に対してデータの読み出しおよび書き込みを行う読み書き回路250は、図43Aに図示するように、マトリクス状に配置することができる。読み書き回路250は、読み書き回路250を制御するための信号が与えられる配線WL、配線WBL、および配線RBLに接続される。読み書き回路250には、そのほかの制御信号が配線RO、および配線RFに与えられる。読み書き回路250は、図43Bに図示するように、記憶装置100として示すメモリストリングごとに重ねて配置することができる。
[0240]
 配線WBLは、記憶装置100に書き込むデータに関する信号が与えられる配線である。配線RBLは、記憶装置100から読み出されるデータに関する信号が与えられる配線である。配線WLは、記憶装置100のデータの読み出しおよび書き込みのタイミングを制御する信号が与えられる配線である。
[0241]
 読み書き回路250に適用可能な回路構成について、図44に示す。図44には、記憶装置100に接続された導電体RPで構成される配線に接続された抵抗260および読み書き回路250を図示している。抵抗260は、導電体RPに流れる電流I dataを電圧V dataに変換する機能を有する。
[0242]
 読み書き回路250は、トランジスタ251、トランジスタ252、トランジスタ253、オペアンプ254、トランジスタ255およびトランジスタ256を有する。読み書き回路250が有する各トランジスタは、Siトランジスタであることが好ましい。
[0243]
 図44において、オペアンプ254の入力端子の一方をノードSNWとしている。また、オペアンプ254の入力端子の他方をノードSNRとしている。トランジスタ251は、配線WLに与えられる信号の制御に応じて、配線WBLの信号をノードSNWに伝える機能を有する。トランジスタ252は、配線ROに与えられる信号の制御に応じて、電圧V dataをノードSNRに伝える機能を有する。トランジスタ253は、配線RFに与えられる信号の制御に応じて、ノードSNWとノードSNRとを同じ電位にする機能を有する。オペアンプ254は、ノードSNWとノードSNRとの電位差に応じた信号を導電体WPに与える機能を有する。トランジスタ255は、ノードSNRの電位に応じて、ソースまたはドレインの一方に与えられる電圧VIをソースまたはドレインの他方に伝える機能を有する。トランジスタ255は、配線WLに与えられる信号の制御に応じて、トランジスタ255のソースまたはドレインの他方に与えられた電圧VIを配線RBLに伝えるか否かを制御する機能を有する。
[0244]
 図44に図示する読み書き回路250の動作について説明する。書き込み動作、つまり導電体WPにデータを与える動作では、まず配線WLをH電位とし、配線WBLの電位をノードSNWに取り込ませる。そしてオペアンプ254が導電体WPに書き込みたいデータに応じた電位を与えることでメモリストリングへのデータの書き込みを行うことができる。
[0245]
 次いで読み出し動作、つまり導電体RPに出力される電流I dataをデータとして読み出す動作では、電流I dataが抵抗260で電圧V dataに変換される。なお読み出し動作の前に、トランジスタ253を導通状態となるよう配線RFの電位を切り替え、ノードSNRとノードSNWとを等電位に補正する。
[0246]
 読み出される電圧V dataに応じたデータを読出し用のビット線である配線RBLに出力する動作では、まず配線RBLをH電位とし、電圧V dataをノードSNRに取り込ませる。そして配線WLをH電位とするとノードSNRの電位に応じて電圧VIが与えられる配線と配線RBLとの間に電流が流れ、配線RBLにデータを読み出すことができる。
[0247]
 なお読み出し動作の際、トランジスタ253を導通状態にして、電圧V dataをノードSNWに書き込んでもよい。配線WLで選択されたノードSNWは更新され、配線WLが選択されなかったメモリストリングは、ノードSNRの電位を再度メモリストリングに書き戻すことができる。
[0248]
<半導体装置200の断面構成例>
 図45に、図42Aに示す半導体装置200の断面構成例を示す。図45では図42Aに示す半導体装置200の一部を示している。
[0249]
 図45では、駆動回路210に含まれる、トランジスタ301、トランジスタ302、およびトランジスタ303を示している。なお、トランジスタ301、およびトランジスタ302は、センスアンプ227の一部として機能する。また、トランジスタ303は列選択スイッチとして機能する。具体的には、メモリアレイ220に含まれる導電体BLは、トランジスタ301のソースおよびドレインの一方と電気的に接続し、トランジスタ301のゲートは、トランジスタ302のソースおよびドレインの一方と電気的に接続し、トランジスタ302のゲートは、トランジスタ301のソースおよびドレインの他方と電気的に接続する。また、トランジスタ301のソースおよびドレインの一方と、トランジスタ302のソースおよびドレインの他方は、列選択スイッチとして機能する、トランジスタ303のソースおよびドレインの一方と電気的に接続する。これにより半導体装置200のレイアウト面積を縮小することができる。なお、図46には、1つのメモリストリングあたり、7個の記憶素子MCを設けた例を示している。ただし、1つのメモリストリングに設ける記憶素子MCの数はこれに限らない。例えば、1つのメモリストリングに設ける記憶素子MCの数は、32、64、128または、200以上でもよい。
[0250]
 メモリアレイ220の導電体BLは、導電体715、導電体714、導電体705、および絶縁体726、絶縁体722などに、埋め込まれるように形成された導電体752を介して、センスアンプ227や、列選択スイッチとして機能するトランジスタ303と電気的に接続している。なお、駆動回路210が有する回路やトランジスタは、一例であり、その回路構成や、トランジスタ構造に限定されない。上記以外にも、制御回路、行デコーダ、行ドライバ、ソース線ドライバ、入出力回路など、半導体装置200の構成や、その駆動方法に応じて適切な回路やトランジスタを設けることができる。
[0251]
 トランジスタ301、トランジスタ302、およびトランジスタ303は、基板311上に設けられ、それぞれ、導電体316、絶縁体315、基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。なお、図46に示すように、一つの低抵抗領域を、トランジスタ301およびトランジスタ302の、一方のソース領域またはドレイン領域、かつ他方のソース領域またはドレイン領域として共有する場合がある。
[0252]
 トランジスタ301、トランジスタ302、およびトランジスタ303は、チャネルが形成される半導体領域313(基板311の一部)が凸形状を有する。また、半導体領域313の側面および上面を、絶縁体315を介して、導電体316が覆うように設けられている。なお、導電体316は仕事関数を調整する材料を用いてもよい。このようなトランジスタ301、トランジスタ302、およびトランジスタ303は半導体基板の凸部を利用していることからFIN型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸形状を有する半導体膜を形成してもよい。
[0253]
 トランジスタ301、トランジスタ302、およびトランジスタ303は、それぞれpチャネル型、あるいはnチャネル型のいずれでもよいが、トランジスタ301とトランジスタ302は、それぞれ異なる極性を有するトランジスタであることが好ましい。
[0254]
 半導体領域313のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域314a、および低抵抗領域314bなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリウムヒ素)、GaAlAs(ガリウムアルミニウムヒ素)などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはGaAsとGaAlAs等を用いることで、トランジスタ301、トランジスタ302、およびトランジスタ303をHEMT(High Electron Mobility Transistor)としてもよい。
[0255]
 低抵抗領域314a、および低抵抗領域314bは、半導体領域313に適用される半導体材料に加え、ヒ素、リンなどのn型の導電性を付与する元素、またはホウ素などのp型の導電性を付与する元素を含む。
[0256]
 絶縁体315は、トランジスタ301、トランジスタ302、およびトランジスタ303のゲート絶縁膜として機能する。
[0257]
 ゲート電極として機能する導電体316は、ヒ素、リンなどのn型の導電性を付与する元素、もしくはホウ素などのp型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
[0258]
 なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することでしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
[0259]
 また、導電体316の上方には、エッチストッパーとして機能する絶縁体317が設けられていることが好ましい。また、絶縁体315の側面には、スペーサーとして機能する絶縁体318が設けられていることが好ましい。絶縁体317および絶縁体318を設けることで、低抵抗領域314a、および低抵抗領域314bと導電体328が電気的に接続する領域が自己整合的に定めることができる。よって、低抵抗領域314a、および低抵抗領域314bの一部を露出するための開口を形成する際に、アライメントずれが生じたとしても、意図した領域を露出するための開口を形成することができる。このようにして形成された開口に、導電体328を形成することで、低抵抗領域314a、および低抵抗領域314bと導電体328の間で、コンタクト抵抗が低減した良好なコンタクトが得られる。このようにして形成された低抵抗領域314a、および低抵抗領域314bと導電体328とのコンタクトを、セルフアラインコンタクトと呼ぶ場合がある。また、絶縁体317、および絶縁体322に埋め込まれるように、導電体316と電気的に接続する導電体329を設けてもよい。
[0260]
 トランジスタ301、トランジスタ302、およびトランジスタ303を覆って、絶縁体320、絶縁体322、絶縁体324、絶縁体326、および絶縁体327が順に積層して設けられている。
[0261]
 絶縁体320、絶縁体322、絶縁体324、絶縁体326、および絶縁体327として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
[0262]
 絶縁体322は、その下方に設けられるトランジスタ301などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。
[0263]
 また、絶縁体324には、基板311、またはトランジスタ301などから、メモリアレイ220が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
[0264]
 水素に対するバリア性を有する膜の一例として、例えば、CVD法で形成した窒化シリコンを用いることができる。ここで、記憶素子MC等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、記憶素子MCと、トランジスタ301などとの間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
[0265]
 水素の脱離量は、例えば、昇温脱離ガス分析法(TDS)などを用いて分析することができる。例えば、絶縁体324の水素の脱離量は、TDS分析において、膜の表面温度が50℃から500℃の範囲において、水素原子に換算した脱離量が、絶縁体324の面積当たりに換算して、10×10 15atoms/cm 以下、好ましくは5×10 15atoms/cm 以下であればよい。
[0266]
 なお、絶縁体326、および絶縁体327は、絶縁体324よりも誘電率が低いことが好ましい。例えば、絶縁体326、および絶縁体327の比誘電率は4未満が好ましく、3未満がより好ましい。また例えば、絶縁体326、および絶縁体327の比誘電率は、絶縁体324の比誘電率の0.7倍以下が好ましく、0.6倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
[0267]
 また、絶縁体320、絶縁体322、絶縁体324、絶縁体326、および絶縁体327にはメモリアレイ220と電気的に接続する導電体328、導電体329、および導電体330等が埋め込まれている。なお、導電体328、導電体329、および導電体330はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
[0268]
 各プラグ、および配線(導電体328、導電体329、および導電体330等)の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
[0269]
 絶縁体327、および導電体330上に、配線層を設けてもよい。例えば、図45において、絶縁体350、絶縁体352、及び絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352、及び絶縁体354には、導電体356が形成されている。導電体356は、プラグ、または配線としての機能を有する。なお導電体356は、導電体328、導電体329、および導電体330と同様の材料を用いて設けることができる。
[0270]
 なお、例えば、絶縁体350は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体356は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体350が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ301などと、記憶素子MCとは、バリア層により分離することができ、トランジスタ301などから記憶素子MCへの水素の拡散を抑制することができる。
[0271]
 なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ301などからの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体350と接する構造であることが好ましい。
[0272]
 絶縁体354、および導電体356上に、配線層を設けてもよい。例えば、図45において、絶縁体360、絶縁体362、及び絶縁体364が順に積層して設けられている。また、絶縁体360、絶縁体362、及び絶縁体364には、導電体366が形成されている。導電体366は、プラグ、または配線としての機能を有する。なお導電体366は、導電体328、導電体329、および導電体330と同様の材料を用いて設けることができる。
[0273]
 なお、例えば、絶縁体360は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体366は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体360が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ301などと、記憶素子MCとは、バリア層により分離することができ、トランジスタ301などから記憶素子MCへの水素の拡散を抑制することができる。
[0274]
 絶縁体364、および導電体366上には絶縁体722が設けられ、さらに絶縁体722の上方には、メモリアレイ220が設けられている。絶縁体364と絶縁体722の間に、絶縁体324と同様の材料を用いたバリア膜を設けてもよい。
[0275]
 本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
[0276]
(実施の形態4)
 本実施の形態では、図46Aおよび図46Bを用いて、本発明の記憶装置が実装された半導体装置の一種であるチップ1200の一例を示す。チップ1200には、複数の回路(システム)が実装されている。このように、複数の回路(システム)を一つのチップに集積する技術を、システムオンチップ(System on Chip:SoC)と呼ぶ場合がある。
[0277]
 図46Aに示すように、チップ1200は、CPU1211、GPU1212、一または複数のアナログ演算部1213、一または複数のメモリコントローラ1214、一または複数のインターフェース1215、一または複数のネットワーク回路1216等を有する。
[0278]
 チップ1200には、バンプ(図示しない)が設けられ、図46Bに示すように、プリント基板(Printed Circuit Board:PCB)1201の第1の面と接続する。また、PCB1201の第1の面の裏面には、複数のバンプ1202が設けられており、マザーボード1203と接続する。
[0279]
 マザーボード1203には、DRAM1221、フラッシュメモリ1222等の記憶装置が設けられていてもよい。フラッシュメモリ1222として、先の実施の形態に示す半導体装置を用いることが好ましい。先の実施の形態に示す半導体装置をフラッシュメモリ1222に用いることで、フラッシュメモリ1222の記憶容量を大きくすることができる。
[0280]
 CPU1211は、複数のCPUコアを有することが好ましい。また、GPU1212は、複数のGPUコアを有することが好ましい。また、CPU1211、およびGPU1212は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、CPU1211、およびGPU1212に共通のメモリが、チップ1200に設けられていてもよい。また、GPU1212は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。GPU1212に、画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
[0281]
 また、CPU1211、およびGPU1212が同一チップに設けられていることで、CPU1211およびGPU1212間の配線を短くすることができ、CPU1211からGPU1212へのデータ転送、CPU1211、およびGPU1212が有するメモリ間のデータ転送、およびGPU1212での演算後に、GPU1212からCPU1211への演算結果の転送を高速に行うことができる。
[0282]
 アナログ演算部1213はA/D(アナログ/デジタル)変換回路、およびD/A(デジタル/アナログ)変換回路の一、または両方を有する。また、アナログ演算部1213に上記積和演算回路を設けてもよい。
[0283]
 メモリコントローラ1214は、DRAM1221のコントローラとして機能する回路、およびフラッシュメモリ1222のインターフェースとして機能する回路を有する。
[0284]
 インターフェース1215は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、USB(Universal Serial Bus)、HDMI(登録商標)(High−Definition Multimedia Interface)などを用いることができる。
[0285]
 ネットワーク回路1216は、LAN(Local Area Network)などと接続するためのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
[0286]
 チップ1200には、上記回路(システム)を同一の製造プロセスで形成することが可能である。そのため、チップ1200に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ1200を低コストで作製することができる。
[0287]
 GPU1212を有するチップ1200が設けられたPCB1201、DRAM1221、およびフラッシュメモリ1222が設けられたマザーボード1203は、GPUモジュール1204と呼ぶことができる。
[0288]
 GPUモジュール1204は、SoC技術を用いたチップ1200を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップPC、携帯型(持ち出し可能な)ゲーム機などの携帯型電子機器に用いることが好適である。また、GPU1212を用いた積和演算回路により、ディープニューラルネットワーク(DNN)、畳み込みニューラルネットワーク(CNN)、再帰型ニューラルネットワーク(RNN)、自己符号化器、深層ボルツマンマシン(DBM)、深層信念ネットワーク(DBN)などの手法を実行することができるため、チップ1200をAIチップ、またはGPUモジュール1204をAIシステムモジュールとして用いることができる。
[0289]
 本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
[0290]
(実施の形態5)
 本実施の形態では、先の実施の形態に示す記憶装置を用いた半導体装置の応用例について説明する。先の実施の形態に示す記憶装置は、メモリカード(例えば、SDカード)、USBメモリ、SSD(ソリッド・ステート・ドライブ)等の各種のリムーバブル記憶装置に適用することができる。図47A乃至図47Eにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
[0291]
 図47AはUSBメモリの模式図である。USBメモリ1100は、筐体1101、キャップ1102、USBコネクタ1103および基板1104を有する。基板1104は、筐体1101に収納されている。例えば、基板1104には、メモリチップ1105、コントローラチップ1106が取り付けられている。メモリチップ1105などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
[0292]
 図47BはSDカードの外観の模式図であり、図47Cは、SDカードの内部構造の模式図である。SDカード1110は、筐体1111、コネクタ1112および基板1113を有する。基板1113は筐体1111に収納されている。例えば、基板1113には、メモリチップ1114、コントローラチップ1115が取り付けられている。基板1113の裏面側にもメモリチップ1114を設けることで、SDカード1110の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板1113に設けてもよい。これによって、ホスト装置とSDカード1110間の無線通信によって、メモリチップ1114のデータの読み出し、書き込みが可能となる。メモリチップ1114などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
[0293]
 図47DはSSDの外観の模式図であり、図47Eは、SSDの内部構造の模式図である。SSD1150は、筐体1151、コネクタ1152および基板1153を有する。基板1153は筐体1151に収納されている。例えば、基板1153には、メモリチップ1154、メモリチップ1155、コントローラチップ1156が取り付けられている。メモリチップ1155はコントローラチップ1156のワークメモリであり、例えばDOSRAMチップを用いればよい。基板1153の裏面側にもメモリチップ1154を設けることで、SSD1150の容量を増やすことができる。メモリチップ1154などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
[0294]
 本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
[0295]
(実施の形態6)
 図48A乃至図48Gに、本発明の一態様に係る記憶装置または半導体装置を搭載した電子機器の具体例を示す。
[0296]
<電子機器・システム>
 本発明の一態様に係る記憶装置または半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、テレビジョン装置、デジタルサイネージ(Digital Signage:電子看板)、パチンコ機などの大型ゲーム機、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、録画再生装置、ナビゲーションシステム、音響再生装置、などが挙げられる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
[0297]
 本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
[0298]
 本発明の一態様の電子機器は、センサ(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの)を有していてもよい。
[0299]
 本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア(プログラム)を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
[0300]
[情報端末]
 本発明の一態様に係る記憶装置または半導体装置を用いて、マイクロコントローラのプログラム保持用記憶装置を形成することができる。よって、本発明の一態様によれば、マイクロコントローラチップを小型にすることができる。
[0301]
 図48Aには、情報端末の一種である携帯電話(スマートフォン)が図示されている。情報端末5100は、筐体5101と、表示部5102と、を有しており、入力用インターフェースとして、タッチパネルが表示部5102に備えられ、ボタンが筐体5101に備えられている。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、携帯電話内部の限られた空間を有効に利用することができる。また、携帯電話のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
[0302]
 図48Bには、ノート型情報端末5200が図示されている。ノート型情報端末5200は、情報端末の本体5201と、表示部5202と、キーボード5203と、を有する。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ノート型情報端末内部の限られた空間を有効に利用することができる。また、ノート型情報端末のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
[0303]
 なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図48A、図48Bに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、PDA(Personal Digital Assistant)、デスクトップ型情報端末、ワークステーションなどが挙げられる。
[0304]
[ゲーム機]
 図48Cは、ゲーム機の一例である携帯ゲーム機5300を示している。携帯ゲーム機5300は、筐体5301、筐体5302、筐体5303、表示部5304、接続部5305、操作キー5306等を有する。筐体5302、および筐体5303は、筐体5301から取り外すことが可能である。筐体5301に設けられている接続部5305を別の筐体(図示せず)に取り付けることで、表示部5304に出力される映像を、別の映像機器(図示せず)に出力することができる。このとき、筐体5302、および筐体5303は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体5301、筐体5302、および筐体5303の基板に設けられているチップなどに本発明の一態様に係る記憶装置または半導体装置などを組み込むことができる。
[0305]
 また、図48Dは、ゲーム機の一例である据え置き型ゲーム機5400を示している。据え置き型ゲーム機5400には、無線または有線でコントローラ5402が接続されている。
[0306]
 携帯ゲーム機5300、据え置き型ゲーム機5400などのゲーム機に本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ゲーム機内部の限られた空間を有効に利用することができる。また、携帯ゲーム機のストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
[0307]
 図48C、図48Dでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のマイクロコントローラを適用するゲーム機はこれに限定されない。本発明の一態様のマイクロコントローラを適用するゲーム機としては、例えば、娯楽施設(ゲームセンター、遊園地など)に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
[0308]
[大型コンピュータ]
 本発明の一態様の記憶装置または半導体装置などは、大型コンピュータに適用することができる。
[0309]
 図48Eは、大型コンピュータの一例である、スーパーコンピュータ5500を示す図である。図48Fは、スーパーコンピュータ5500が有するラックマウント型の計算機5502を示す図である。
[0310]
 スーパーコンピュータ5500は、ラック5501と、複数のラックマウント型の計算機5502と、を有する。なお、複数の計算機5502は、ラック5501に格納されている。また、計算機5502には、複数の基板5504が設けられ、当該基板上に本発明の一態様に係るマイクロコントローラを搭載することができる。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、大型コンピュータの限られた空間を有効に利用することができる。また、大型コンピュータのストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
[0311]
 図48E、図48Fでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様に係るマイクロコントローラを適用する大型コンピュータはこれに限定されない。本発明の一態様に係るマイクロコントローラを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ(サーバー)、大型汎用コンピュータ(メインフレーム)などが挙げられる。
[0312]
[電化製品]
 図48Gは、電化製品の一例である電気冷凍冷蔵庫5800を示している。電気冷凍冷蔵庫5800は、筐体5801、冷蔵室用扉5802、冷凍室用扉5803等を有する。
[0313]
 本発明の一態様に係る記憶装置または半導体装置などは、電気冷凍冷蔵庫5800に適用することもできる。例えば、電気冷凍冷蔵庫5800に本発明の一態様に係る小型化されたマイクロコントローラを適用することによって、電気冷凍冷蔵庫の限られた空間を有効に利用することができる。
[0314]
 電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、IH調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
[0315]
 本実施の形態で説明した電子機器、その電子機器の機能、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
[0316]
 本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

符号の説明

[0317]
:A1−A2:部位、B1−B2:部位、C1−C2:部位、PON1:信号、PON2:信号、RTr1:トランジスタ、STr1:トランジスタ、STr2:トランジスタ、T1:期間、T2:期間、T3:期間、T4:期間、T5:期間、T6:期間、T7:期間、T8:期間、T9:期間、T10:期間、T11:期間、T12:期間、100:記憶装置、105:領域、110:メモリセルアレイ、120:メモリストリング、121:基体、122:絶縁体、123:絶縁体、123A:絶縁膜、124:絶縁体、124A:絶縁膜、125:半導体、125A:半導体膜、126:絶縁体、126A:絶縁膜、126B:絶縁体、127:半導体、127A:半導体膜、128:絶縁体、128A:絶縁膜、129:絶縁体、129A:絶縁膜、130:導電体、130A:導電膜、131:絶縁体、132:絶縁体、134:導電体、134A:導電膜、136:導電体、136A:導電膜、137:絶縁体、137A:絶縁膜、138A:導電膜、139:導電膜、141:開口、142:領域、143:領域、156:絶縁体、161:導電体、162:導電体、163:導電体、164:導電体、171:導電体、172:導電体、173:導電体、174:導電体、200:半導体装置、210:駆動回路、211:周辺回路、212:コントロール回路、215:周辺回路、220:メモリアレイ、221:行デコーダ、222:列デコーダ、223:行ドライバ、224:列ドライバ、225:入力回路、226:出力回路、227:センスアンプ、228:電圧生成回路、241:PSW、242:PSW、250:回路、251:トランジスタ、252:トランジスタ、253:トランジスタ、254:オペアンプ、255:トランジスタ、256:トランジスタ、260:抵抗、301:トランジスタ、302:トランジスタ、303:トランジスタ、311:基板、313:半導体領域、314a:低抵抗領域、314b:低抵抗領域、315:絶縁体、316:導電体、317:絶縁体、318:絶縁体、320:絶縁体、322:絶縁体、324:絶縁体、326:絶縁体、327:絶縁体、328:導電体、329:導電体、330:導電体、350:絶縁体、352:絶縁体、354:絶縁体、356:導電体、360:絶縁体、362:絶縁体、364:絶縁体、366:導電体、705:導電体、714:導電体、715:導電体、722:絶縁体、726:絶縁体、752:導電体、1100:USBメモリ、1101:筐体、1102:キャップ、1103:USBコネクタ、1104:基板、1105:メモリチップ、1106:コントローラチップ、1110:SDカード、1111:筐体、1112:コネクタ、1113:基板、1114:メモリチップ、1115:コントローラチップ、1150:SSD、1151:筐体、1152:コネクタ、1153:基板、1154:メモリチップ、1155:メモリチップ、1156:コントローラチップ、1200:チップ、1201:PCB、1202:バンプ、1203:マザーボード、1204:GPUモジュール、1211:CPU、1212:GPU、1213:アナログ演算部、1214:メモリコントローラ、1215:インターフェース、1216:ネットワーク回路、1221:DRAM、1222:フラッシュメモリ、2011:米国特許公開、5100:情報端末、5101:筐体、5102:表示部、5200:ノート型情報端末、5201:本体、5202:表示部、5203:キーボード、5300:携帯ゲーム機、5301:筐体、5302:筐体、5303:筐体、5304:表示部、5305:接続部、5306:操作キー、5400:型ゲーム機、5402:コントローラ、5500:スーパーコンピュータ、5501:ラック、5502:計算機、5504:基板、5800:電気冷凍冷蔵庫、5801:筐体、5802:冷蔵室用扉、5803:冷凍室用扉

請求の範囲

[請求項1]
 第1導電体と、第2導電体と、第3導電体と、第4導電体と、
 第1絶縁体と、第2絶縁体と、第3絶縁体と、第4絶縁体と、
 第1半導体と、第2半導体と、を有し、
 前記第1導電体は第1方向に延在し、
 前記第1導電体の前記第1方向に延在する側面において、
 前記第1絶縁体は前記第1導電体に隣接して設けられ、
 前記第1半導体は前記第1絶縁体に隣接して設けられ、
 前記第2絶縁体は前記第1半導体に隣接して設けられ、
 前記第2半導体は前記第2絶縁体に隣接して設けられ、
 前記第3絶縁体は前記第2半導体に隣接して設けられ、
 前記第1方向において、第1トランジスタが設けられる第1領域と、第2トランジスタが設けられる第2領域と、が積層して設けられ、
 前記第1領域において、
 前記第2導電体が前記第3絶縁体と隣接して設けられ、
 前記第2導電体は、前記第1トランジスタのゲートとして機能し、
 前記第4絶縁体が、前記第2半導体と前記第2絶縁体との間に隣接して設けられ、
 前記第2領域において、
 前記第3導電体が前記第3絶縁体と隣接して設けられ、
 前記第3導電体は、前記第2トランジスタのコントロールゲートとして機能し、
 前記第2半導体は、前記第2トランジスタのフローティングゲートとして機能し、
 前記第1トランジスタのソースおよびドレインの一方は、前記第2トランジスタの前記フローティングゲートと電気的に接続している記憶装置。
[請求項2]
 請求項1において、
 前記第1領域は、前記第1絶縁体、前記第1半導体、前記第2絶縁体、前記第4絶縁体、前記第2半導体、前記第3絶縁体、前記第2半導体、および前記第3絶縁体が同心円状に設けられている記憶装置。
[請求項3]
 請求項1または請求項2において、
 前記第2領域は、前記第1絶縁体、前記第1半導体、前記第2絶縁体、前記第2半導体、前記第3絶縁体、前記第2半導体、および前記第3絶縁体が同心円状に設けられている記憶装置。
[請求項4]
 請求項1乃至請求項3のいずれか一において、
 前記第2半導体が酸化物半導体である記憶装置。
[請求項5]
 請求項1乃至請求項4のいずれか一において、
 前記第1半導体が酸化物半導体である記憶装置。
[請求項6]
 請求項1乃至請求項5のいずれか一において、
 前記ゲートに与える前記第1トランジスタを非導通状態とするための第1電位は、前記コントロールゲートに与える前記第2トランジスタを非導通状態とする第2電位よりも小さい電位である記憶装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5A]

[ 図 5B]

[ 図 6A]

[ 図 6B]

[ 図 7A]

[ 図 7B]

[ 図 8A]

[ 図 8B]

[ 図 8C]

[ 図 9A]

[ 図 9B]

[ 図 9C]

[ 図 10A]

[ 図 10B]

[ 図 10C]

[ 図 11A]

[ 図 11B]

[ 図 11C]

[ 図 12A]

[ 図 12B]

[ 図 12C]

[ 図 13A]

[ 図 13B]

[ 図 13C]

[ 図 14A]

[ 図 14B]

[ 図 14C]

[ 図 15A]

[ 図 15B]

[ 図 15C]

[ 図 16A]

[ 図 16B]

[ 図 16C]

[ 図 17A]

[ 図 17B]

[ 図 18A]

[ 図 18B]

[ 図 19A]

[ 図 19B]

[ 図 19C]

[ 図 20A]

[ 図 20B]

[ 図 20C]

[ 図 21A]

[ 図 21B]

[ 図 21C]

[ 図 22A]

[ 図 22B]

[ 図 22C]

[ 図 23A]

[ 図 23B]

[ 図 23C]

[ 図 24A]

[ 図 24B]

[ 図 24C]

[ 図 25A]

[ 図 25B]

[ 図 25C]

[ 図 26A]

[ 図 26B]

[ 図 26C]

[ 図 27A]

[ 図 27B]

[ 図 27C]

[ 図 28A]

[ 図 28B]

[ 図 28C]

[ 図 29]

[ 図 30]

[ 図 31]

[ 図 32A]

[ 図 32B]

[ 図 33A]

[ 図 33B]

[ 図 34A]

[ 図 34B]

[ 図 35A]

[ 図 35B]

[ 図 36A]

[ 図 36B]

[ 図 37]

[ 図 38A]

[ 図 38B]

[ 図 39A]

[ 図 39B]

[ 図 40A]

[ 図 40B]

[ 図 41]

[ 図 42A]

[ 図 42B]

[ 図 42C]

[ 図 43A]

[ 図 43B]

[ 図 44]

[ 図 45]

[ 図 46A]

[ 図 46B]

[ 図 47A]

[ 図 47B]

[ 図 47C]

[ 図 47D]

[ 図 47E]

[ 図 48A]

[ 図 48B]

[ 図 48C]

[ 図 48D]

[ 図 48E]

[ 図 48F]

[ 図 48G]