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1. (WO2019064130) VERTICAL THIN FILM TRANSISTOR
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Nº de publicación: WO/2019/064130 Nº de la solicitud internacional: PCT/IB2018/057247
Fecha de publicación: 04.04.2019 Fecha de presentación de la solicitud internacional: 20.09.2018
CIP:
H01L 29/786 (2006.01)
H ELECTRICIDAD
01
ELEMENTOS ELECTRICOS BASICOS
L
DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS DE ESTADO SOLIDO NO PREVISTOS EN OTRO LUGAR
29
Dispositivos semiconductores adaptados a la rectificación, amplificación, generación de oscilaciones o a la conmutación que tienen al menos una barrera de potencial o de superficie; Condensadores o resistencias, que tienen al menos una barrera de potencial o de superficie, p. ej. unión PN, región de empobrecimiento, o región de concentración de portadores de carga; Detalles de cuerpos semiconductores o de sus electrodos
66
Tipos de dispositivos semiconductores
68
controlables únicamente por la corriente eléctrica suministrada, o la tensión eléctrica aplicada, a un electrodo que no transporta la corriente a rectificar, amplificar o conmutar
76
Dispositivos unipolares
772
Transistores de efecto de campo
78
estando producido el efecto de campo por una puerta aislada
786
Transistores de película delgada
Solicitantes:
INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, New York 10504, US
IBM UNITED KINGDOM LIMITED [GB/GB]; PO Box 41, North Harbour Portsmouth Hampshire PO6 3AU, GB (MG)
IBM (CHINA) INVESTMENT COMPANY LIMITED [CN/CN]; 25/F, Pangu Plaza No.27, Central North 4th Ring Road, Chaoyang District Beijing 100101, CN (MG)
Personas inventoras:
LEOBANDUNG, Effendi; US
Mandataria/o:
LITHERLAND, David; GB
Datos de prioridad:
15/715,52626.09.2017US
Título (EN) VERTICAL THIN FILM TRANSISTOR
(FR) TRANSISTOR À COUCHES MINCES VERTICAL
Resumen:
(EN) A vertical transistor device includes a stack of layers stacked vertically and including a source layer, a drain layer and a channel layer between the source layer and the drain layer. A gate electrode is formed in a common plane with the channel layer and a gate dielectric is formed vertically between the gate electrode and the channel layer. A first contact contacts the stack of layers on a first side of the stack of layers, and a second contact formed on an opposite side vertically from the first contact.
(FR) L'invention concerne un dispositif de transistor vertical comprenant un empilement de couches empilées verticalement et comprenant une couche de source, une couche de drain et une couche de canal entre la couche de source et la couche de drain. Une électrode de grille est formée dans un plan commun avec la couche de canal et un diélectrique de grille est formé verticalement entre l'électrode de grille et la couche de canal. Un premier contact est en contact avec l'empilement de couches sur un premier côté de l'empilement de couches, et un second contact est formé sur un côté opposé verticalement à partir du premier contact.
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Estados designados: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Oficina Eurasiática de Patentes (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Oficina Europea de Patentes (OEP) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organización Africana de la Propiedad Intelectual (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Idioma de publicación: Inglés (EN)
Idioma de la solicitud: Inglés (EN)