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1. (WO2019045794) COMMAND SIGNAL CLOCK GATING
Datos bibliográficos más recientes de la Oficina Internacional    Formular observación

Nº de publicación: WO/2019/045794 Nº de la solicitud internacional: PCT/US2018/029139
Fecha de publicación: 07.03.2019 Fecha de presentación de la solicitud internacional: 24.04.2018
CIP:
G11C 7/22 (2006.01) ,G11C 7/10 (2006.01) ,G06F 1/10 (2006.01)
G FISICA
11
REGISTRO DE LA INFORMACION
C
MEMORIAS ESTATICAS
7
Disposiciones para escribir una información o para leer una información en una memoria digital
22
Circuitos de sincronización o de reloj para la lectura-escritura (R-W); Generadores o gestión de señales de control para la lectura-escritura (R-W)
G FISICA
11
REGISTRO DE LA INFORMACION
C
MEMORIAS ESTATICAS
7
Disposiciones para escribir una información o para leer una información en una memoria digital
10
Disposiciones de interfaz para entrada/salida (E/S) de datos, p.ej. circuitos de control de entrada/salida (E/S) de datos, memorias intermedias de entrada/salida (E/S) de datos
G FISICA
06
COMPUTO; CALCULO; CONTEO
F
TRATAMIENTO DE DATOS DIGITALES ELECTRICOS
1
Detalles no cubiertos en los grupos G06F3/-G06F13/143
04
Generación o distribución de señales de reloj o de señales derivadas directamente de éstas
10
Distribución de las señales de reloj
Solicitantes:
MICRON TECHNOLOGY, INC [US/US]; 8000 South Federal Way Boise, Idaho 83707, US
Personas inventoras:
GAJAPATHY, Parthasarathy; US
Mandataria/o:
MANWARE, Robert A.; US
FLETCHER, Michael G.; US
YODER, Patrick S.; US
POWELL, W. Allen; US
RARIDEN, John M.; US
SWANSON, Tait R.; US
BAKKER, Jila; US
SINCLAIR, JR., Steven J.; US
OSTERHAUS, Matthew G.; US
DOOLEY, Matthew C.; US
HENWOOD, Matthew C.; US
KANTOR, Andrew L.; US
WIMMER, Lance G.; US
BELLAH, Sean J.; US
THOMAS, Jim; US
CORLEY, David; US
Datos de prioridad:
15/693,19431.08.2017US
Título (EN) COMMAND SIGNAL CLOCK GATING
(FR) DÉCLENCHEMENT D'HORLOGE DE SIGNAL DE COMMANDE
Resumen:
(EN) A semiconductor device includes a clock gating tree comprising a first clock gating stage and a second clock gating stage. The first clock gating stage is configured to receive an activate detection signal and to activate clocking events in the second clock gating stage in response to the activate detection signal. The clocking events are not activated in the absence of the activate detection signal.
(FR) L'invention concerne un dispositif à semi-conducteur qui comprend un arbre de déclenchement d'horloge comprenant un premier étage de déclenchement d'horloge et un second étage de déclenchement d'horloge. Le premier étage de déclenchement d'horloge est configuré pour recevoir un signal de détection d'activation et pour activer des événements de synchronisation dans le second étage de déclenchement d'horloge en réponse au signal de détection d'activation. Les événements de synchronisation ne sont pas activés en l'absence du signal de détection d'activation.
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Estados designados: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Oficina Eurasiática de Patentes (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Oficina Europea de Patentes (OEP) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organización Africana de la Propiedad Intelectual (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Idioma de publicación: Inglés (EN)
Idioma de la solicitud: Inglés (EN)